Allegro和ADS之間仿真轉(zhuǎn)換

1、系統(tǒng)集成中信號完整性與電源完整性的分析與設(shè)計流程建立李荔應(yīng)用工程師安捷倫科技1簡介本文中所稱的系統(tǒng)集成是指利用已有芯片或模塊來進(jìn)行一個系統(tǒng)設(shè)計的過程。典型的例子是計算機(jī)主板的設(shè)計與分析：由芯片產(chǎn)家提供芯片及相關(guān)資料，集成廠商需要將不同的芯片搭配起來并設(shè)計電路板（即計算機(jī)主板），最后形成一個可以正常工作的系統(tǒng)并進(jìn)行驗證。在這個過程中，信號完整性與電源完整性設(shè)計與分析流程的建立常常面臨如下挑戰(zhàn)：復(fù)雜性與偶然性的矛盾；仿真與測量的結(jié)合與一致性。復(fù)雜性與偶然性的矛盾在實際分析中并不罕見。復(fù)雜性是指測量中如出現(xiàn)問題很難定位問題故障并找到解決方案。偶然性是指有些問題并不容易再現(xiàn)，甚至有可能會被誤認(rèn)為是外界

2、干擾所致。在深入的分析中可以發(fā)現(xiàn)復(fù)雜性其實往往是因為在分析的過程中并沒有考慮到所有的可能因素（比如因為系統(tǒng)協(xié)議或電路設(shè)置出現(xiàn)問題，由此很難在版圖級發(fā)現(xiàn)原因，也很難在版圖級提出解決方案）；同樣，偶然性是因為在重現(xiàn)故障場景時忽略了一些關(guān)鍵因素的再現(xiàn)造成無法再次觀測到故障現(xiàn)象。由此一個合理的解決方案是將所有相關(guān)的因素放入到設(shè)計與分析的范疇中。由于實際設(shè)計與分析過程中所牽涉的相關(guān)因素太多，很難單純依靠仿真的方法來進(jìn)行設(shè)計與分析，此時結(jié)合測量建模在流程建立中有著不可替代的作用。另外，系統(tǒng)功能及性能的驗證最終還是需要通過測試手段來進(jìn)行。然而，如何保證測量結(jié)果與仿真結(jié)果的一致性對于一個成功的流程非常重要。本

3、文主要以計算機(jī)主板為例介紹如何利用Agilent的測試儀器與EDA工具，結(jié)合第三方公司的版圖工具（如CadenceAllegro）來建立一個完整的信號完整性及電源完整性設(shè)計與分析流程。特別地，從流程的可實現(xiàn)性出發(fā)，詳細(xì)介紹了流程中幾個關(guān)鍵步驟的具體操作方法。2系統(tǒng)集成的任務(wù)與流程目前計算機(jī)主板廠商采用的版圖工具大多為Cadence的Allegro，設(shè)計周期通常需要三個月至半年。由于目前芯片廠商提供的芯片組更新周期不斷縮短，對系統(tǒng)集成商而言盡量縮小設(shè)計周期是競爭中取勝的關(guān)鍵因素。而建立一個完整的設(shè)計與分析流程，無疑成為減少設(shè)計往返周期不可缺少的保障。AGPPCI一個典型的設(shè)計任務(wù)描述如下圖所示：

4、USB2.0IBIS/SpiceIO模型封裝等效模型芯片應(yīng)用手冊初始設(shè)計規(guī)則參考設(shè)計其它輸入信息在如上的設(shè)計任務(wù)中，盡管集成廠商并不能直接拿到芯片所有的設(shè)計資料，但是對于計算機(jī)主板設(shè)計而言，接口的協(xié)議大多數(shù)是公開的。在信號完整性與電源完整性的設(shè)計與分析中，所需考慮的主要內(nèi)容如下圖所示：系統(tǒng)設(shè)計功能及性能PCI-E/DDRII/SATA/擴(kuò)頻/預(yù)加重/電路設(shè)計時鐘樹SSTL/HSTL/LVDS/芯片版圖布局優(yōu)化封裝版圖PCB版圖互聯(lián)結(jié)構(gòu)解耦方案測試驗證圖2信號完整性與電源完整性設(shè)計分析中需考慮的主要內(nèi)容應(yīng)用文獻(xiàn)1中了提供了對在版圖級、電路級以及系統(tǒng)級所需考慮的內(nèi)容與方法的進(jìn)一步描述。考慮到在不同

5、階段設(shè)計與分析的特點，一個基于測試與仿真結(jié)合的流程如下圖所示。圖中的虛擬系統(tǒng)仿真以及半實物系統(tǒng)仿真的目的一方面在于能夠?qū)υO(shè)計進(jìn)行早期驗證；另外對于往往缺乏芯片底層信息的系統(tǒng)集成設(shè)計者而言，提供了快速建模的渠道。改進(jìn)系統(tǒng)并驗證樣品系統(tǒng)驗證虛擬系統(tǒng)仿真一-(丄丄1關(guān)鍵布線及優(yōu)化J半實物系統(tǒng)仿真問題定位及解決參考設(shè)計芯片應(yīng)用手冊初始設(shè)計規(guī)則初始版圖接口協(xié)議IBIS/Spice模型封裝模型改進(jìn)設(shè)計規(guī)則改進(jìn)版圖PCB板測量建模無源/有源器件測量建模應(yīng)用場景測量建模與規(guī)范要求比對結(jié)果與測量結(jié)果比對結(jié)果分析原因及設(shè)計優(yōu)化CadenceAllegroAgilentADS實現(xiàn)與測量圖3測試與仿真結(jié)合的設(shè)計、分析

6、與實現(xiàn)流程以下的內(nèi)容將具體介紹該流程中幾個關(guān)鍵的步驟：與測試儀器連接構(gòu)成半實物系統(tǒng)仿真平臺，將版圖導(dǎo)入ADS的仿真環(huán)境中，導(dǎo)入現(xiàn)有的SPICE格式的封裝模型，以及如利用眼圖工具較測試與仿真結(jié)果（比如對抖動分析的驗證）。3ADS與儀器的互聯(lián)ADS與儀器連接的作用可以體現(xiàn)在下面幾個方面：應(yīng)用場景的快速捕獲（邏輯分析儀與高速示波器）；特定激勵產(chǎn)生（任意波形發(fā)生器，信號源）；數(shù)據(jù)后處理等。由于Agilent同時能夠提供高性能的測試設(shè)備以及仿真軟件，并且能夠保證測試過程中所用到的數(shù)據(jù)處理算法與仿真及后處理算法一致，這給測試與仿真的相互驗證帶來了很大的方便。:仿真nz示有源電路模型測試有問題的主板將版圖導(dǎo)

7、入仿真軟件TDR或VNA無源模型DCA或或I1ns_*-測量的S參數(shù)仿真/測試比對找出問題并改進(jìn)I邏輯分析儀廠重現(xiàn)應(yīng)用場景bl逼息憩態(tài)埠圖4ads與儀器結(jié)合的典型應(yīng)用方式關(guān)于ADS與儀器的互聯(lián)方式，更多的信息可以參照ADS手冊以及其他Agilent相關(guān)應(yīng)用文獻(xiàn)。4ADS中的版圖輸入ADS支持多種版圖格式的輸入，如DXF、GDSII、Gerber、IFF等，其中Gerber光繪文件是所有版圖繪制程序都應(yīng)支持的基本文件格式。由此，ADS可以通過對Gerber文件的支持來導(dǎo)入目前的大多數(shù)版圖格式。本節(jié)中將會首先介紹如何通過Gerber格式導(dǎo)入Allegro中繪制的版圖，該方法同樣適用于其它版圖繪制程

8、序；隨后介紹如何利用Cadence新推出的RFPCB工具來導(dǎo)入Allegro中繪制的版圖，該工具為Cadence公司開發(fā)。首先介紹如何通過Gerber格式導(dǎo)入Allegro中繪制的版圖：SetupShapeLogicPlaceRouteAnalyzeManufactureToolsCSTLinkRFPCBHelpFileEditViewAddDisplay丨十I士步驟一：從原始繪卜號應(yīng)闋iI嗣隠1國應(yīng)1乜程序里輸出I*-4I11JJ_1_I5tr瞬Outrber文件CutMarksOptions/FindFilmCnntrolGeneralParametersDevicetypeCGerber

9、6x00CGerber4x00FilmsizelimitsCoordDFACheck.CreateCouponsSilkscreen.TestprepViews:|Film:20250b01J2_teEtchPinViaDConductor|頁X*wFGerberRS.274XBarcoDPFrMDAErroraction嚴(yán)SAI廠1窗testSSClprjMa嚟：2400000MaxY:16.00000步驟二：從鷗Notappli的版圖輸入b擇Import-GerberViewePlanesP17|7|7RFormatOutputoptionsunti.tled2.(Layout):19、界

10、TupL3fL4L5Gnd圜圜凰1圜3B圃 HYPERLINK l bookmark20r【nrrETooIeSchematicMomerL+uiTiWimluwDesigntjuideMWTCUIMWTCLayersHelp帥曲I厠厭0屋I腳創(chuàng)八協(xié)慣I器協(xié)I器v聲condFileTypeGerberViewerImportFile.NarneSourceBrowse.DefaultsDesignNewDesignName(DestinatiDri)Browse.LayersFileName間out刖Browse.ni/FHitAnprhjrpWindowJimoizithi門口IInches

11、ArcF；已soution覽并實土if)DrillReportFilmMerseESMT蟻.Apwrtui_eGenerator.已ttl門口EsatityFilter.EntitySmtup.ivityB：icksi_uiJTLd.Etr：ctSmtup.Eatr：ic+Gerber席UseWindowArchiveFormat，步驟三：在出現(xiàn)的提示框中選擇所有件相關(guān)的步驟四：點擊界面上Layer并在出現(xiàn)的界面中確定各個號將是ADSGerber文件的序號，該序中各層的名稱LayerAperturePlotScreenPlotWindowApt.HighlightbiZITlS.Sizingf

12、inches步驟六：從ADS的版圖輸入界面選擇Import-EGS并用瀏覽器選中上步生成的EGS件即完成導(dǎo)入過!C:usersdefdulttest_gcc_prigbrvu*FlectangularFartiMa:-:Points0.200-4000ICIULIOOOOUhordErrorInchesLl000000UutputLiid|Inches|0.000000步驟五：點擊采單(Tools-Ger并在出現(xiàn)的界面中設(shè)定輸出的VJoinPartitionedManualCIJsePolvquridlrUni0nndow.|-0.0035t-0.00351.5.HoleSize11nenes

13、GetPolyqonlsl.接下來介紹的是如何使用CadenceAllegro提供的RFPCB工具完成Allegro中繪制的版圖到ADS環(huán)境中的轉(zhuǎn)換。FileEditViewAddLisplaySetupShapeLogicPlaceRouteAnalyz已ManufactureTool?C5TLinkRFPCBHelpLayerinAllegroLayerinADSETCH/TOPpel”AETCH/L2PWRJHIETCH/L3pe3ETCH/L.4pc4ETCHL5GNDpc5ETCH/BOTTOMpc6丄二步，匚中斶二中如需設(shè)定ADS層與Allegro之間層的對應(yīng)關(guān)系，點擊Layerm

14、ap顯示上面的窗口進(jìn)行設(shè)定。轉(zhuǎn)換完畢產(chǎn)生報告，并提示產(chǎn)生的IFF文件所存放的目錄路徑左圖中的ExportNis并點擊OK。EwportMod已Cancel庁Expo.AllegroADS1:ETCH/TOPpci2：ETCH/L2_PURpm過孔信息輸出，格式與3:ETCH/L3pc3ADS兼容4:ETCH/L4pc45:ETCHL5_GNDpc56:ETCH/BOTTOMpc6Typesofvia.3esported:algvial:pcipc6layermapping:=Esportfinished!Filelayout.iffandscheiiLatic.iffaregeneratedu

15、nderC:/users/Ca.dencev步驟三：在ADS版圖界面中選擇Import并選擇IFF格式，通過瀏覽器選中生成的IFF文件完成版圖導(dǎo)入。示?？?導(dǎo)入SPICE模型由于芯片廠家有時提供Spice格式的封裝或電路模型，所以導(dǎo)入Spice模型是完整性設(shè)計與分析流程中常見的需求。目前在ADS中可以支持HSPICE，標(biāo)準(zhǔn)Spice等多種格式。以下是導(dǎo)入過程的具體描述；Bvia_pth_100.sp-WordPad步驟-ADSICE源文件是否符合（參見ADS使用手FileEditViewInsertFormatHelp冊）。301冒A歸蔭口屜.SUECKTvia_ptn_1001C001V00

16、1L001R001VO02415648.66655E-013DC02595S2E-010000772997DC0FileEditSele匚tViewInsertOptionsToolsLayoutSimulateWindow-DynamlcLinkDesignGuldeHelpIFileType步驟二：在ADS迪路原：理圖界面點擊File-w.EETD5via,1DQImport,并在顯示出的窗口選擇對應(yīng)的格式=類型與相應(yīng)的轉(zhuǎn)換設(shè)置，對于較復(fù)雜的電路建議選用網(wǎng)表格式。tvia_pth_WO.net-NotepadFileEditFormatViewHelpNellieFileImportFil

17、已Nam已目口|匚旬DefaultsDesignN曰aiDesignNamfeDestination勺卜GRP15勺卜;TranslatedwithADSNetlistTrailslaGijF|defineYii_pth_100_nodel_ntHie2_冷卜:cGGlC=8,ff6655eGQM21V_Source:r001_nodel_n&de5Vdc=Cc.LdOOl_node5匸誡陌L2.59582e-0規(guī)鳥R:r001ncHie&-ncMie4R=0.0077299-V_Source：T002_node4_noie7Vdc=CHLd002_node7_node81=2.59582e-

18、0ere應(yīng)R:rO02node81iicHie2R=0.0077299endvia_pth_100勺卜ERF22圖7在ADS中將S生成ADS下所述：OKCancel勺卜GJM03勺卜GQM18勺卜GQM32勺卜ERF1D勺卜LLL1STo士熏血怡MoreOptions.Browse.InputNetlistDialectHSPICER?Firstlineisacomment3廣SuppressnamemappingTranslatedOutputFormatCADSSchematic(withnarn已Hconn已ctions)(TADSNetlist-步驟三：檢查轉(zhuǎn)換.件，并確定各端口了方便

19、在原理圖界會用一定的序列數(shù)OptioridlDirectoryLocation后的iAD網(wǎng)表文DSNetlist的定義（注.意：為會切面中調(diào)用;D端口將嚴(yán)E翫R會字來替代TableBrowse.pce源文件轉(zhuǎn)換為ADS格式的網(wǎng)表文件LLLdl一OKICancelSPICE模型進(jìn)行仿真，其過程如FileEditViewInsertMarkerPageOptionsToolsHelp旦驅(qū)慢卜國劃宅阿單昨L后處三結(jié)果顯示與ffffiIIIIIIiliIIIIIiIIIIIIIII-a.cua-a.045-0.0500.3ta5.-匸Z&EE*I0D02040.6CL8freq.GHz需要將該.lib

20、文網(wǎng)表文件一起弓叱-1002040.6圖一8在ADS中調(diào)用網(wǎng)表文件的步驟1Hz匸JIQ/1仆一nDU1_1豁翕謹(jǐn)J擊喘+詛9）件的Spice網(wǎng)表，往往會調(diào)用一些妞文件（模型庫文件）,，此時、：&：轉(zhuǎn)換為ADS格式，然后同樣用NEltLisTinclude元件來與牛先用。FeqrUjOtiztc2/pi/indep(m1)fr&qLpthCpth32D.DMHz5.194E-10-4.763E-106ADS中的眼圖工具ADS2005A中提供的眼圖工具由于保證了與Agilent測試儀器相同的抖動分析等算法，從而可以為測試結(jié)果與仿真結(jié)果的比對提供很大的方便。由于該眼圖工具支持文件輸入的方式，可以對多種仿真或測試環(huán)境提供波形分析能力，如下圖所示：示波器測得的時域波形ADS仿真電路（瞬態(tài)仿真）其它仿真工具瞬態(tài)仿真的結(jié)果（文本格式）DACDataAccessCom