可編程邏輯器件設(shè)計(jì)方法課件

1、第 2章 根據(jù)產(chǎn)品的產(chǎn)量、設(shè)計(jì)周期等幾個(gè)因素，一般將IC（Integrated Circuit）設(shè)計(jì)方法上分為6類： 1、全定制法；如ROM，RAM或PLA等； 2、定制法，通常包括標(biāo)準(zhǔn)單元法和通用單元法； 3、半定制法，通常包括數(shù)字電路門(mén)陣列和線性陣列； 4、模塊編譯法，對(duì)設(shè)計(jì)模塊進(jìn)行描述，然后通過(guò)編譯直接得到電路掩膜版圖； 5、可編程邏輯器件法，通常是指PAL、PLA、GAL器件和CPLD器件； 6、邏輯單元陣列法，通常是指現(xiàn)場(chǎng)可編程門(mén)陣列FPGA器件；可編程邏輯器件設(shè)計(jì)方法-本章概述第二章第 2章 其中的可編程邏輯器件法和邏輯單元陣列法是本書(shū)所要介紹的內(nèi)容。本章首先介紹了可編程邏輯的基礎(chǔ)

2、知識(shí)；然后介紹了PLD芯片的制造工藝，在此基礎(chǔ)上介紹了CPLD芯片和FPGA芯片的內(nèi)部結(jié)構(gòu)，最后對(duì)Xilinx的CPLD和FPGA芯片的特性進(jìn)行了詳細(xì)的介紹?？删幊踢壿嬈骷O(shè)計(jì)方法-本章概述第二章 可編程邏輯器件設(shè)計(jì)方法 可編程邏輯器件（Programmable Logic Device，PLD）起源于20世紀(jì)70年代，是在專用集成電（ASIC）的基礎(chǔ)上發(fā)展起來(lái)的一種新型邏輯器件，是當(dāng)今數(shù)字系統(tǒng)設(shè)計(jì)的主要硬件平臺(tái)。其主要特點(diǎn): 1、由用戶通過(guò)軟件進(jìn)行配置和編程，從而完成某 種特定的功能，且可以反復(fù)擦寫(xiě)； 2、在修改和升級(jí)PLD時(shí)，不需額外地改變PCB電路板，只是在計(jì)算機(jī)上修改和更新程序，使硬件

3、設(shè)工作成為軟件開(kāi)發(fā)工作，縮短了系統(tǒng)設(shè)計(jì)的周期，提高了實(shí)現(xiàn)的靈活性并降低了成本。可編程邏輯器件概述第二章可編程邏輯器件設(shè)計(jì)方法 可編程邏輯器件PLD包含兩個(gè)基本部分：一是邏輯陣列，另一個(gè)是輸出單元或宏單元。邏輯陣列是設(shè)計(jì)人員可以編程的部分。設(shè)計(jì)人員可以通過(guò)宏單元改變PLD的輸出結(jié)構(gòu)。輸入信號(hào)通過(guò)“與”矩陣，產(chǎn)生輸入信號(hào)的乘積項(xiàng)組合，然后通過(guò)“或”矩陣相加，在經(jīng)過(guò)輸出單元或宏單元輸出。其實(shí)，根據(jù)數(shù)字電路可以知道任何邏輯功能均可以通過(guò)卡諾圖和摩根定理化簡(jiǎn)得到“積之和”邏輯方程?？删幊踢壿嬈骷攀龅诙驴删幊踢壿嬈骷O(shè)計(jì)方法 以“與/或”陣列為基礎(chǔ)的PLD器件包括4種基本類型： 、編程只讀存儲(chǔ)器（Pr

4、ogrammable Read Only Memory，PROM）； 、現(xiàn)場(chǎng)可編程邏輯陣列（Field Programmable Logic Array，F(xiàn)PLA）； 、可編程陣列邏輯（Programmable Array Logic，PAL）； 、通用陣列邏輯（Generic Array Logic，GAL）；可編程邏輯器件概述第二章可編程邏輯器件設(shè)計(jì)方法 可編程邏輯器件按照顆粒度可以分為3類： 小顆粒度（“門(mén)海（sea of gates）”架構(gòu)） 中等顆粒度（如：FPGA） 大顆粒度（如：CPLD） PLD產(chǎn)品分類第二章可編程邏輯器件設(shè)計(jì)方法 按編程工藝可以分為四類： 熔絲（Fuse）和反

5、熔絲（Antifuse）編程器件; 可擦除的可編程只讀存儲(chǔ)器（UEPROM）編程器件; 電信號(hào)可擦除的可編程只讀存儲(chǔ)器（EEPROM）編程器件（如：CPLD）; SRAM編程器件（如：FPGA）。 前3類為非易失性器件，編程后，配置數(shù)據(jù)保留在器件上；第4類為易失性器件，掉電后配置數(shù)據(jù)會(huì)丟失，因此在每次上電后需要重新進(jìn)行數(shù)據(jù)配置。PLD產(chǎn)品分類第二章可編程邏輯器件設(shè)計(jì)方法 可編程邏輯器件的發(fā)展可以劃分為4個(gè)階段，即從20世紀(jì)70年代初到70年代中為第1階段，20世紀(jì)70年代中到80年代中為第2階段，20世紀(jì)80年代到90年代末為第3階段，20世紀(jì)90年代末到目前為第4階段。 可編程邏輯器件的發(fā)展

6、歷史第二章可編程邏輯器件設(shè)計(jì)方法 1、第1階段的可編程器件只有簡(jiǎn)單的可編程只讀存儲(chǔ)器（PROM）、紫外線可擦除只讀存儲(chǔ)器（EPROM）和電可擦只讀存儲(chǔ)器（EEPROM）3種，由于結(jié)構(gòu)的限制，它們只能完成簡(jiǎn)單的數(shù)字邏輯功能。 2、第2階段出現(xiàn)了結(jié)構(gòu)上稍微復(fù)雜的可編程陣列邏輯（PAL）和通用陣列邏輯（GAL）器件，正式被稱為PLD，能夠完成各種邏輯運(yùn)算功能。典型的PLD由“與”、“非”陣列組成，用“與或”表達(dá)式來(lái)實(shí)現(xiàn)任意組合邏輯，所以PLD能以乘積和形式完成大量的邏輯組合?？删幊踢壿嬈骷陌l(fā)展歷史第二章可編程邏輯器件設(shè)計(jì)方法 3、第3階段Xilinx和Altera分別推出了與標(biāo)準(zhǔn)門(mén)陣列類似的FPG

7、A和類似于PAL結(jié)構(gòu)的擴(kuò)展性CPLD，提高了邏輯運(yùn)算的速度，具有體系結(jié)構(gòu)和邏輯單元靈活、集成度高以及適用范圍寬等特點(diǎn)，兼容了PLD和通用門(mén)陣列的優(yōu)點(diǎn)，能夠?qū)崿F(xiàn)超大規(guī)模的電路，編程方式也很靈活，成為產(chǎn)品原型設(shè)計(jì)和中小規(guī)模（一般小于10000）產(chǎn)品生產(chǎn)的首選?？删幊踢壿嬈骷陌l(fā)展歷史第二章可編程邏輯器件設(shè)計(jì)方法 4、第4階段出現(xiàn)了SOPC和SOC技術(shù)，是PLD和ASIC技術(shù)融合的結(jié)果，涵蓋了實(shí)時(shí)化數(shù)字信號(hào)處理技術(shù)、高速數(shù)據(jù)收發(fā)器、復(fù)雜計(jì)算以及嵌入式系統(tǒng)設(shè)計(jì)技術(shù)的全部?jī)?nèi)容。 可編程邏輯器件的發(fā)展歷史第二章可編程邏輯器件設(shè)計(jì)方法 Xilinx和Altera也推出了相應(yīng)SOPC產(chǎn)品，制造工藝達(dá)到65nm

8、/40nm，系統(tǒng)門(mén)數(shù)也超過(guò)百萬(wàn)門(mén)。并且，這一階段的邏輯器件內(nèi)嵌了硬核高速乘法器、Gbits差分串行接口、時(shí)鐘頻率高達(dá)500MHz的PowerPC微處理器、軟核MicroBlaze、Picoblaze、Nios以及NiosII，不僅實(shí)現(xiàn)了軟件需求和硬件設(shè)計(jì)的完美結(jié)合，還實(shí)現(xiàn)了高速與靈活性的完美結(jié)合，使其已超越了ASIC器件的性能和規(guī)模，也超越了傳統(tǒng)意義上FPGA的概念，使PLD的應(yīng)用范圍從單片擴(kuò)展到系統(tǒng)級(jí)。可編程邏輯器件的發(fā)展歷史第二章可編程邏輯器件設(shè)計(jì)方法1、熔絲連接技術(shù) 最早的允許對(duì)器件進(jìn)行編程的技術(shù)是熔絲連接技術(shù)。在這種技術(shù)的器件中，所有邏輯的連接都是靠熔絲連接的。熔絲器件是一次可編程的，

9、一旦編程，永久不能改變。PLD芯片制造工藝ab邏輯1&ab邏輯1&圖2.1 熔絲未編程的結(jié)構(gòu) 圖2.2 熔絲未編程的結(jié)構(gòu)第二章可編程邏輯器件設(shè)計(jì)方法 圖2.1給出了熔絲的編程原理。如果進(jìn)行編程時(shí)，需要將熔絲燒斷。如圖2.2所示，編程完成后，相應(yīng)的熔絲被燒斷。PLD芯片制造工藝第二章可編程邏輯器件設(shè)計(jì)方法 2、反熔絲連接技術(shù) 反熔絲技術(shù)和熔絲技術(shù)相反，在未編程時(shí)，熔絲沒(méi)有連接。如果編程后，熔絲將和邏輯單元連接。反熔絲開(kāi)始是連接兩個(gè)金屬連接的微型非晶硅柱。未編程時(shí)，成高阻狀態(tài)。編程結(jié)束后，形成連接。反熔絲器件是一次可編程的，一旦編程，永久不能改變。PLD芯片制造工藝ab邏輯1&ab邏輯1&圖2.3

10、 熔絲未編程的結(jié)構(gòu) 圖2.4 熔絲未編程的結(jié)構(gòu)第二章可編程邏輯器件設(shè)計(jì)方法 圖2.3給出了反熔絲的編程原理。如果進(jìn)行編程時(shí)，需要將熔絲連接。如圖2.4所示，編程完成后，相應(yīng)的熔絲被連接。PLD芯片制造工藝第二章可編程邏輯器件設(shè)計(jì)方法 3、SRAM技術(shù) 基于靜態(tài)存儲(chǔ)器SRAM的可編程器件，值被保存在SRAM中時(shí)，只要系統(tǒng)正常供電信息就不會(huì)丟失，否則信息將丟失。SRAM存儲(chǔ)數(shù)據(jù)需要消耗大量的硅面積，且斷電后數(shù)據(jù)丟失。但是這種器件可以反復(fù)的編程和修改。PLD芯片制造工藝第二章可編程邏輯器件設(shè)計(jì)方法 4、掩膜技術(shù) ROM是非易失性的，系統(tǒng)斷電后，信息被保留在存儲(chǔ)單元中。掩膜器件可以讀出，但是不能寫(xiě)入信

11、息。ROM單元保存了行和列數(shù)據(jù)，形成一個(gè)陣列，每一列有負(fù)載電阻使其保持邏輯1，每個(gè)行列的交叉有一個(gè)關(guān)聯(lián)晶體管和一個(gè)掩膜連接。這種技術(shù)代價(jià)比較高，基本上很少使用。PLD芯片制造工藝第二章可編程邏輯器件設(shè)計(jì)方法 5、PROM技術(shù) PROM是非易失性的，系統(tǒng)斷電后，信息被保留在存儲(chǔ)單元中。PROM器件可以編程一次，以后只能讀數(shù)據(jù)而不能寫(xiě)入新的數(shù)據(jù)。PROM單元保存了行和列數(shù)據(jù)，形成一個(gè)陣列，每一列有負(fù)載電阻使其保持邏輯1，每個(gè)行列的交叉有一個(gè)關(guān)聯(lián)晶體管和一個(gè)掩膜連接。 如果可以多次編程就成為EPROM，EEPROM技術(shù)。PLD芯片制造工藝第二章可編程邏輯器件設(shè)計(jì)方法 6、FLASH技術(shù)FLASH技術(shù)

12、的芯片的檫除的速度比PROM技術(shù)要快的多。FLASH技術(shù)可采用多種結(jié)構(gòu)，與PROM單元類似的具有一個(gè)浮置柵晶體管單元和PROM器件的薄氧化層特性。PLD芯片制造工藝第二章可編程邏輯器件設(shè)計(jì)方法 CPLD 由完全可編程的與/或陣列以及宏單元庫(kù)構(gòu)成。與/或陣列是可重新編程的，可以實(shí)現(xiàn)多種邏輯功能。宏單元?jiǎng)t是可實(shí)現(xiàn)組合或時(shí)序邏輯的功能模塊，同時(shí)還提供了真值或補(bǔ)碼輸出和以不同的路徑反饋等額外的靈活性。 下面給出了CPLD的內(nèi)部結(jié)構(gòu)圖。PLD芯片內(nèi)部結(jié)構(gòu)第二章可編程邏輯器件設(shè)計(jì)方法PLD芯片內(nèi)部結(jié)構(gòu)第二章可編程邏輯器件設(shè)計(jì)方法 CPLD主要由可編程I/O單元、基本邏輯單元、布線池和其他輔助功能模塊構(gòu)成。

13、1、可編程I/O單元 作用與FPGA的基本I/O口相同，但是CPLD應(yīng)用范圍局限性較大，I/O的性能和復(fù)雜度與FPGA相比有一定的差距，支撐的I/O標(biāo)準(zhǔn)較少，頻率也較低。PLD芯片內(nèi)部結(jié)構(gòu)第二章可編程邏輯器件設(shè)計(jì)方法 2.基本邏輯單元 CPLD中基本邏輯單元是宏單元。所謂宏單元就是由一些與、或陣列加上觸發(fā)器構(gòu)成的，其中“與或”陣列完成組合邏輯功能，觸發(fā)器用以完成時(shí)序邏輯。 與CPLD基本邏輯單元相關(guān)的另外一個(gè)重要概念是乘積項(xiàng)。所謂乘積項(xiàng)就是宏單元中與陣列的輸出，其數(shù)量標(biāo)志了CPLD容量。PLD芯片內(nèi)部結(jié)構(gòu)第二章可編程邏輯器件設(shè)計(jì)方法 乘積項(xiàng)陣列實(shí)際上就是一個(gè)“與或”陣列，每一個(gè)交叉點(diǎn)都是一個(gè)可

14、編程熔絲，如果導(dǎo)通就是實(shí)現(xiàn)“與”邏輯，在“與”陣列后一般還有一個(gè)“或”陣列，用以完成最小邏輯表達(dá)式中的“或”關(guān)系。PLD芯片內(nèi)部結(jié)構(gòu)第二章可編程邏輯器件設(shè)計(jì)方法 3.布線池、布線矩陣 CPLD中的布線資源比FPGA的要簡(jiǎn)單的多，布線資源也相對(duì)有限，一般采用集中式布線池結(jié)構(gòu)。所謂布線池其本質(zhì)就是一個(gè)開(kāi)關(guān)矩陣，通過(guò)打結(jié)點(diǎn)可以完成不同宏單元的輸入與輸出項(xiàng)之間的連接。由于CPLD器件內(nèi)部互連資源比較缺乏，所以在某些情況下器件布線時(shí)會(huì)遇到一定的困難。PLD芯片內(nèi)部結(jié)構(gòu)第二章可編程邏輯器件設(shè)計(jì)方法 由于CPLD的布線池結(jié)構(gòu)固定，所以CPLD的輸入腳到輸出管腳的標(biāo)準(zhǔn)延時(shí)固定，被成為Pin to Pin延時(shí)，

15、用Tpd表示，Tpd延時(shí)反映了CPLD器件可以實(shí)現(xiàn)的最高頻率，也就清晰地表明了CPLD器件的速度等級(jí)。 4.其他輔助功能模塊 如JTAG編程模塊，一些全局時(shí)鐘、全局使能、全局復(fù)位/置位單元等。 PLD芯片內(nèi)部結(jié)構(gòu)第二章可編程邏輯器件設(shè)計(jì)方法 目前主流的FPGA仍是基于查找表技術(shù)的，已經(jīng)遠(yuǎn)超出了先前版本的基本性能，并且整合了常用功能（如RAM、時(shí)鐘管理和DSP）的硬核（ASIC型）模塊。 如圖1所示（注：圖1只是一個(gè)示意圖，實(shí)際上每一個(gè)系列的FPGA都有其相應(yīng)的內(nèi)部結(jié)構(gòu)） FPGA芯片主要由6部分完成，分別為：可編程輸入輸出單元、基本可編程邏輯單元、完整的時(shí)鐘管理、嵌入塊式RAM、豐富的布線資源

16、、內(nèi)嵌的底層功能單元和內(nèi)嵌專用硬件模塊。PLD芯片內(nèi)部結(jié)構(gòu)第二章可編程邏輯器件設(shè)計(jì)方法Xilinx的VirtexII內(nèi)部結(jié)構(gòu)第二章可編程邏輯器件設(shè)計(jì)方法 可編程輸入/輸出單元簡(jiǎn)稱I/O單元，是芯片與外界電路的接口部分，完成不同電氣特性下對(duì)輸入/輸出信號(hào)的驅(qū)動(dòng)與匹配要求。 FPGA內(nèi)的I/O按組分類，每組都能夠獨(dú)立地支持不同的I/O標(biāo)準(zhǔn)。通過(guò)軟件的靈活配置，可適配不同的電氣標(biāo)準(zhǔn)與I/O物理特性，可以調(diào)整驅(qū)動(dòng)電流的大小，可以改變上、下拉電阻。目前，I/O口的頻率也越來(lái)越高，一些高端的FPGA通過(guò)DDR寄存器技術(shù)可以支持高達(dá)2Gbps的數(shù)據(jù)速率?？删幊梯斎胼敵鰡卧↖OB）第二章可編程邏輯器件設(shè)計(jì)方

17、法典型的IOB內(nèi)部結(jié)構(gòu)示意圖第二章可編程邏輯器件設(shè)計(jì)方法 外部輸入信號(hào)可以通過(guò)IOB模塊的存儲(chǔ)單元輸入到FPGA的內(nèi)部，也可以直接輸入FPGA 內(nèi)部。當(dāng)外部輸入信號(hào)經(jīng)過(guò)IOB模塊的存儲(chǔ)單元輸入到FPGA內(nèi)部時(shí)，其保持時(shí)間（Hold Time）的要求可以降低，通常默認(rèn)為0。 為了便于管理和適應(yīng)多種電器標(biāo)準(zhǔn)，F(xiàn)PGA的IOB被劃分為若干個(gè)組（bank），每個(gè)bank的接口標(biāo)準(zhǔn)由其接口電壓VCCO決定，一個(gè)bank只能有一種VCCO，但不同bank的VCCO可以不同。只有相同電氣標(biāo)準(zhǔn)的端口才能連接在一起，VCCO電壓相同是接口標(biāo)準(zhǔn)的基本條件?？删幊梯斎胼敵鰡卧↖OB）第二章可編程邏輯器件設(shè)計(jì)方法

18、CLB是FPGA內(nèi)的基本邏輯單元。CLB的實(shí)際數(shù)量和特性會(huì)依器件的不同而不同，但是每個(gè)CLB都包含一個(gè)可配置開(kāi)關(guān)矩陣，此矩陣由4或6個(gè)輸入、一些選型電路（多路復(fù)用器等）和觸發(fā)器組成。 開(kāi)關(guān)矩陣是高度靈活的，可以對(duì)其進(jìn)行配置以便處理組合邏輯、移位寄存器或RAM。在Xilinx公司的FPGA器件中，CLB由多個(gè)（一般為4個(gè)或2個(gè)）相同的Slice和附加邏輯構(gòu)成，如圖1-3所示。 每個(gè)CLB模塊不僅可以用于實(shí)現(xiàn)組合邏輯、時(shí)序邏輯，還可以配置為分布式RAM和分布式ROM。 可配置邏輯塊（CLB）第二章可編程邏輯器件設(shè)計(jì)方法圖2-4 典型的CLB結(jié)構(gòu)示意圖可配置邏輯塊（CLB）第二章可編程邏輯器件設(shè)計(jì)方

19、法 Slice是Xilinx公司定義的基本邏輯單位，其內(nèi)部結(jié)構(gòu)如圖1-4所示，一個(gè)Slice由兩個(gè)4輸入的函數(shù)、進(jìn)位邏輯、算術(shù)邏輯、存儲(chǔ)邏輯和函數(shù)復(fù)用器組成。 算術(shù)邏輯包括一個(gè)異或門(mén)（XORG）和一個(gè)專用與門(mén)（MULTAND），一個(gè)異或門(mén)可以使一個(gè)Slice實(shí)現(xiàn)2bit全加操作，專用與門(mén)用于提高乘法器的效率； 進(jìn)位邏輯由專用進(jìn)位信號(hào)和函數(shù)復(fù)用器（MUXC）組成，用于實(shí)現(xiàn)快速的算術(shù)加減法操作； 4輸入函數(shù)發(fā)生器用于實(shí)現(xiàn)4輸入LUT、分布式RAM或16比特移位寄存器（Virtex-5系列芯片的Slice中的兩個(gè)輸入函數(shù)為6輸入，可以實(shí)現(xiàn)6輸入LUT或64比特移位寄存器）； 進(jìn)位邏輯包括兩條快速進(jìn)位

20、鏈，用于提高CLB模塊的處理速度。可配置邏輯塊（CLB）第二章可編程邏輯器件設(shè)計(jì)方法典型的4輸入Slice結(jié)構(gòu)示意圖第二章可編程邏輯器件設(shè)計(jì)方法典型的4輸入Slice結(jié)構(gòu)示意圖第二章可編程邏輯器件設(shè)計(jì)方法 業(yè)內(nèi)大多數(shù)FPGA均提供數(shù)字時(shí)鐘管（Xilinx的全部FPGA均具有這種特）。 Xilinx推出最先進(jìn)的FPGA提供數(shù)字時(shí)鐘管理和相位環(huán)路鎖定。相位環(huán)路鎖定能夠提供精確的時(shí)鐘綜合，且能夠降低抖動(dòng)，并實(shí)現(xiàn)過(guò)濾功能。數(shù)字時(shí)鐘管理模塊第二章可編程邏輯器件設(shè)計(jì)方法數(shù)字時(shí)鐘管理模塊第二章可編程邏輯器件設(shè)計(jì)方法 大多數(shù)FPGA都具有內(nèi)嵌的塊RAM，這大大拓展了FPGA的應(yīng)用范圍和靈活性。塊RAM可被配置

21、為單端口RAM、雙端口RAM、內(nèi)容地址存儲(chǔ)器（CAM）以及FIFO等常用存儲(chǔ)結(jié)構(gòu)。RAM、FIFO是比較普及的概念，在此就不冗述。 CAM存儲(chǔ)器在其內(nèi)部的每個(gè)存儲(chǔ)單元中都有一個(gè)比較邏輯，寫(xiě)入CAM中的數(shù)據(jù)會(huì)和內(nèi)部的每一個(gè)數(shù)據(jù)進(jìn)行比較，并返回與端口數(shù)據(jù)相同的所有數(shù)據(jù)的地址，因而在路由的地址交換器中有廣泛的應(yīng)用。除了塊RAM，還可以將FPGA中的LUT靈活地配置成RAM、ROM和FIFO等結(jié)構(gòu)。在實(shí)際應(yīng)用中，芯片內(nèi)部塊RAM的數(shù)量也是選擇芯片的一個(gè)重要因素。 嵌入式塊第二章可編程邏輯器件設(shè)計(jì)方法 單片塊RAM的容量為18k比特，即位寬為18比特、深度為1024，可以根據(jù)需要改變其位寬和深度，但要滿

22、足兩個(gè)原則：首先，修改后的容量（位寬 深度）不能大于18k比特；其次，位寬最大不能超過(guò)36比特。當(dāng)然，可以將多片塊RAM級(jí)聯(lián)起來(lái)形成更大的RAM，此時(shí)只受限于芯片內(nèi)塊RAM的數(shù)量，而不再受上面兩條原則約束。 嵌入式塊第二章可編程邏輯器件設(shè)計(jì)方法嵌入式單端口塊第二章可編程邏輯器件設(shè)計(jì)方法嵌入式單端口塊第二章可編程邏輯器件設(shè)計(jì)方法 布線資源連通FPGA內(nèi)部的所有單元，而連線的長(zhǎng)度和工藝決定著信號(hào)在連線上的驅(qū)動(dòng)能力和傳輸速度。FPGA芯片內(nèi)部有著豐富的布線資源，根據(jù)工藝、長(zhǎng)度、寬度和分布位置的不同而劃分為類不同的類別。 第一類是全局布線資源，用于芯片內(nèi)部全局時(shí)鐘和全局復(fù)位/置位的布線； 第二類是長(zhǎng)線

23、資源，用以完成芯片Bank間的高速信號(hào)和第二全局時(shí)鐘信號(hào)的布線； 第三類是短線資源，用于完成基本邏輯單元之間的邏輯互連和布線； 第四類是分布式的布線資源，用于專有時(shí)鐘、復(fù)位等控制信號(hào)線。豐富的布線資源第二章可編程邏輯器件設(shè)計(jì)方法 在實(shí)際中設(shè)計(jì)者不需要直接選擇布線資源，布局布線器可自動(dòng)地根據(jù)輸入邏輯網(wǎng)表的拓?fù)浣Y(jié)構(gòu)和約束條件選擇布線資源來(lái)連通各個(gè)模塊單元。從本質(zhì)上講，布線資源的使用方法和設(shè)計(jì)的結(jié)果有密切、直接的關(guān)系。豐富的布線資源第二章可編程邏輯器件設(shè)計(jì)方法豐富的布線資源第二章可編程邏輯器件設(shè)計(jì)方法 內(nèi)嵌功能模塊主要指DLL（Delay Locked Loop）、PLL（Phase Locked

24、Loop）、DSP和CPU等軟處理核（Soft Core）。現(xiàn)在越來(lái)越豐富的內(nèi)嵌功能單元，使得單片F(xiàn)PGA成為了系統(tǒng)級(jí)的設(shè)計(jì)工具，使其具備了軟硬件聯(lián)合設(shè)計(jì)的能力，逐步向SOC平臺(tái)過(guò)渡。 DLL和PLL具有類似的功能，可以完成時(shí)鐘高精度、低抖動(dòng)的倍頻和分頻，以及占空比調(diào)整和移相等功能。Xilinx公司生產(chǎn)的芯片上集成了DLL，Altera公司的芯片集成了PLL，Lattice公司的新型芯片上同時(shí)集成了PLL和DLL。PLL 和DLL可以通過(guò)IP核生成的工具方便地進(jìn)行管理和配置。DLL的結(jié)構(gòu)如圖1-5所示。底層內(nèi)嵌功能單元第二章可編程邏輯器件設(shè)計(jì)方法 內(nèi)嵌專用硬核是相對(duì)底層嵌入的軟核而言的，指FP

25、GA處理能力強(qiáng)大的硬核（Hard Core），等效于ASIC電路。為了提高FPGA性能，芯片生產(chǎn)商在芯片內(nèi)部集成了一些專用的硬核。 例如：為了提高FPGA的乘法速度，主流的FPGA中都集成了專用乘法器；為了適用通信總線與接口標(biāo)準(zhǔn)，很多高端的FPGA內(nèi)部都集成了串并收發(fā)器（SERDES），可以達(dá)到數(shù)十Gbps的收發(fā)速度。內(nèi)嵌專用硬核第二章可編程邏輯器件設(shè)計(jì)方法 Xilinx公司的高端產(chǎn)品不僅集成了Power PC系列CPU，還內(nèi)嵌了DSP Core模塊，相應(yīng)的系統(tǒng)級(jí)設(shè)計(jì)工具是EDK和Platform Studio，并依此提出了片上系統(tǒng)（System on Chip）的概念。通過(guò)PowerPC、M

26、iroblaze、Picoblaze等平臺(tái)，能夠開(kāi)發(fā)標(biāo)準(zhǔn)的DSP處理器及其相關(guān)應(yīng)用，達(dá)到SOC的開(kāi)發(fā)目的。內(nèi)嵌專用硬核第二章可編程邏輯器件設(shè)計(jì)方法FPGA和CPLD都是可編程邏輯器件,有很多共同特點(diǎn),但由于和FPGA結(jié)構(gòu)上的差異,具有各自的特點(diǎn)： 1、CPLD更適合完成各種算法和組合邏輯, FPGA更適合于完成時(shí)序邏輯。換句話說(shuō), FPGA更適合于觸發(fā)器豐富的結(jié)構(gòu),而CPLD更適合于觸發(fā)器有限而乘積項(xiàng)豐富的結(jié)構(gòu)。 2、CPLD的連續(xù)式布線結(jié)構(gòu)決定了它的時(shí)序延遲是均勻的和可預(yù)測(cè)的,而FPGA的分段式布線結(jié)構(gòu)決定了其延遲的不可預(yù)測(cè)性。CPLD和FPGA的比較第二章可編程邏輯器件設(shè)計(jì)方法 3、在編程

27、上FPGA比CPLD具有更大的靈活性。CPLD通、過(guò)修改具有固定內(nèi)連電路的邏輯功能來(lái)編程, FPGA主要通過(guò)改變內(nèi)部連線的布線來(lái)編程; FPGA可在邏輯門(mén)下編程,而CPLD是在邏輯塊下編程。 4、FPGA的集成度比CPLD高,具有更復(fù)雜的布線結(jié)構(gòu)和邏輯實(shí)現(xiàn)。 CPLD和FPGA的比較第二章可編程邏輯器件設(shè)計(jì)方法 5、CPLD比FPGA使用起來(lái)更方便。CPLD的編程采用E2PROM或FASTFLAS技術(shù),無(wú)需外部存儲(chǔ)器芯片,使用簡(jiǎn)單。而FPGA的編程信息需存放在外部存儲(chǔ)器上,使用方法復(fù)雜。 6、CPLD的速度比FPGA快,并且具有較大的時(shí)間可預(yù)測(cè)性。這是由于FPGA是門(mén)級(jí)編程,并且CLB之間采用

28、分布式互聯(lián),而CPLD是邏輯塊級(jí)編程,并且其邏輯塊之間的互聯(lián)是集總式的。CPLD和FPGA的比較第二章可編程邏輯器件設(shè)計(jì)方法 7、在編程方式上, CPLD主要是基于E2PROM或FLASH存儲(chǔ)器編程,編程次數(shù)可達(dá)1萬(wàn)次,優(yōu)點(diǎn)是系統(tǒng)斷電時(shí)編程信息也不丟失。CPLD又可分為在編程器上編程和在系統(tǒng)編程兩類。FPGA大部分是基于SRAM編程,編程信息在系統(tǒng)斷電時(shí)丟失,每次上電時(shí),需從器件外部將編程。數(shù)據(jù)重新寫(xiě)入RAM中。其優(yōu)點(diǎn)是可以編程任意次,可在工作中快速編程,從而實(shí)現(xiàn)板級(jí)和系統(tǒng)級(jí)的動(dòng)態(tài)配置。 8、CPLD保密性好, FPGA保密性差。 CPLD和FPGA的比較第二章可編程邏輯器件設(shè)計(jì)方法 9、一般

29、情況下, CPLD的功耗要比FPGA大,且集成度越高越明顯。CPLD最基本的單元是宏單元。一個(gè)宏單元包含一個(gè)寄存器(使用多達(dá)16個(gè)乘積項(xiàng)作為其輸入)及其它有用特性。 因?yàn)槊總€(gè)宏單元用了16個(gè)乘積項(xiàng)，因此設(shè)計(jì)人員可部署大量的組合邏輯而不用增加額外的路徑。這就是為何CPLD被認(rèn)為是“邏輯豐富”型的。宏單元以邏輯模塊的形式排列(LB)，每個(gè)邏輯模塊由16個(gè)宏單元組成。宏單元執(zhí)行一個(gè)AND操作，然后一個(gè)OR操作以實(shí)現(xiàn)組合邏輯。 CPLD和FPGA的比較第二章可編程邏輯器件設(shè)計(jì)方法 Xilinx公司目前有兩大類CPLD產(chǎn)品:CoolRunner和XC9500系列兩大類。 CoolRunner系列中又包含

30、CoolRunner-II和CoolRunnerXPLA3兩個(gè)系列。 XC9500系列中又包含XC9500XL和C9500兩個(gè)系列。Xilinx公司器件簡(jiǎn)介-CPLD第二章可編程邏輯器件設(shè)計(jì)方法 在保持高性能的同時(shí)，XC9500 器件還能提供最大的布線能力和靈活性。 該構(gòu)架特性豐富，包括單個(gè) p-term 輸出激活和 3 個(gè)全局時(shí)鐘，并且其單位輸出的 p-term 比其它 CPLD 多。 該構(gòu)架公認(rèn)的在保持管腳分配（管腳鎖定）的同時(shí)適應(yīng)設(shè)計(jì)變化的能力已在自 XC9500 系列推出以來(lái)的無(wú)數(shù)現(xiàn)實(shí)世界中消費(fèi)類設(shè)計(jì)中得到了說(shuō)明。這個(gè)有保證的管腳鎖定意味著可以充分利用在系統(tǒng)編程性，并且能夠在任何時(shí)間（

31、甚至是現(xiàn)場(chǎng)）輕松完成變更。 表2-1給出了該系列CPLD的主要特征。 Xilinx公司CPLD器件-XC9500第二章可編程邏輯器件設(shè)計(jì)方法Xilinx公司CPLD器件-XC9500性能第二章可編程邏輯器件設(shè)計(jì)方法 XC9500XL的CPLD 提供了一個(gè)高性能非易失性可編程邏輯解決方案，包括成本優(yōu)化的芯片、免費(fèi)的設(shè)計(jì)工具和無(wú)與倫比的技術(shù)支持。 使用與 Xilinx FPGA 同樣的設(shè)計(jì)環(huán)境，XC9500XL CPLD 可以為您提供靈活、高級(jí)的邏輯系統(tǒng)設(shè)計(jì)所需的一切。 表2-2給出了該系列CPLD的主要特征。Xilinx公司CPLD器件-XC9500第二章可編程邏輯器件設(shè)計(jì)方法 作為第一款能夠提

32、供100%數(shù)字核的 CPLD 系列，只有 CoolRunner-II 系列可以通過(guò)單個(gè)成本優(yōu)化解決方案提供高性能和極低的功耗，以及現(xiàn)實(shí)系統(tǒng)特性。表2-3給出了其特點(diǎn)和優(yōu)點(diǎn)。表2-4給出了該系列CPLD的主要特征。Xilinx公司CPLD器件- CoolRunner-II第二章可編程邏輯器件設(shè)計(jì)方法Xilinx公司CPLD器件- CoolRunner-II性能第二章可編程邏輯器件設(shè)計(jì)方法Xilinx公司CPLD器件- CoolRunner-II性能第二章可編程邏輯器件設(shè)計(jì)方法 CoolRunner XPLA3 先進(jìn)構(gòu)架特性體現(xiàn)在具有直接輸入寄存器路徑，多時(shí)鐘、JTAG 編程、5V耐壓的 I/O

33、和一個(gè)完整的 PLA 結(jié)構(gòu)。這些增強(qiáng)性能提供了高速度和最靈活的邏輯分配，從而具有了無(wú)需改變管腳即可修改設(shè)計(jì)的能力。CoolRunner XPLA3 架構(gòu)包括一組48個(gè)乘積項(xiàng)，該乘積項(xiàng)可分配到邏輯塊中的任意宏單元。表2-5給出了其特點(diǎn)和優(yōu)點(diǎn)。表2-6給出了該系列CPLD的主要特征。Xilinx公司CPLD器件- CoolRunnerXPLA3第二章可編程邏輯器件設(shè)計(jì)方法Xilinx公司CPLD器件- CoolRunnerXPLA3第二章可編程邏輯器件設(shè)計(jì)方法Xilinx公司CPLD器件- CoolRunnerXPLA3第二章可編程邏輯器件設(shè)計(jì)方法 Xilinx公司目前有兩大類FPGA產(chǎn)品：Spa

34、rtan類和Virtex類. 前者主要面向低成本的中低端應(yīng)用，是目前業(yè)界成本最低的一類FPGA；后者主要面向高端應(yīng)用，屬于業(yè)界的頂級(jí)產(chǎn)品 。 這兩個(gè)系列的差異僅限于芯片的規(guī)模和專用模塊上，都采用了先進(jìn)的0.13 、90 甚至65 制造工藝，具有相同的卓越品質(zhì)。 Xilinx公司器件簡(jiǎn)介-FPGA第二章可編程邏輯器件設(shè)計(jì)方法 Spartan系列適用于普通的工業(yè)、商業(yè)等領(lǐng)域，目前主流的芯片包括：Spartan-2、Spartan-2E、Spartan-3、Spartan-3A以及Spartan-3E等種類。 其中Spartan-2最高可達(dá)20萬(wàn)系統(tǒng)門(mén)，Spartan-2E最高可達(dá)60萬(wàn)系統(tǒng)門(mén)，Sp

35、artan-3最高可達(dá)500萬(wàn)門(mén)，Spartan-3A和Spartan-3E不僅系統(tǒng)門(mén)數(shù)更大，還增強(qiáng)了大量的內(nèi)嵌專用乘法器和專用塊RAM資源，具備實(shí)現(xiàn)復(fù)雜數(shù)字信號(hào)處理和片上可編程系統(tǒng)的能力。 Xilinx公司FPGA器件-Spartan類第二章可編程邏輯器件設(shè)計(jì)方法 Spartan-2在Spartan系列的基礎(chǔ)上繼承了更多的邏輯資源，達(dá)到更高的性能，芯片密度高達(dá)20萬(wàn)系統(tǒng)門(mén)。由于采用了成熟的FPGA結(jié)構(gòu)，支持流行的接口標(biāo)準(zhǔn)，具有適量的邏輯資源和片內(nèi)RAM，并提供靈活的時(shí)鐘處理，可以運(yùn)行8位的PicoBlaze軟核，主要應(yīng)用于各類低端產(chǎn)品中。 Spartan-2系列產(chǎn)品的主要技術(shù)特征如表2-7所

36、示。其主要特點(diǎn)如下所示： 采用0.18 工藝，密度達(dá)到5292邏輯單元； 系統(tǒng)時(shí)鐘可以達(dá)到200MHz； 采用最大門(mén)數(shù)為20萬(wàn)門(mén)，具有延遲數(shù)字鎖相環(huán)； 具有可編程用戶I/O； 具有片上塊RAM存儲(chǔ)資源； Xilinx公司FPGA器件-Spartan-2系列第二章可編程邏輯器件設(shè)計(jì)方法Xilinx公司FPGA器件-Spartan-2系列第二章可編程邏輯器件設(shè)計(jì)方法 Spartan-2E基于Virex-E架構(gòu)，具有比Spartan-2更多的邏輯門(mén)、用戶I/O和更高的性能。Xilinx還為其提供了包括存儲(chǔ)器控制器、系統(tǒng)接口、DSP、通信以及網(wǎng)絡(luò)等IP核，并可以運(yùn)行CPU軟核，對(duì)DSP有一定的支持。其

37、主要特點(diǎn)如下所示： 采用0.15 工藝，密度達(dá)到15552邏輯單元； 最高系統(tǒng)時(shí)鐘可達(dá)200MHz； 最大門(mén)數(shù)為60萬(wàn)門(mén)，最多具有4個(gè)延時(shí)鎖相環(huán)； 核電壓為1.2V，I/Q電壓可為1.2V、3.3V、2.5V，支持19個(gè)可選的I/O標(biāo)準(zhǔn)； 最大可達(dá)288k的塊RAM和221K的分布式RAM； Xilinx公司FPGA器件-Spartan-2E系列第二章可編程邏輯器件設(shè)計(jì)方法Xilinx公司FPGA器件-Spartan-2E系列第二章可編程邏輯器件設(shè)計(jì)方法 Spartan-3基于Virtex-II FPGA架構(gòu)，采用90 技術(shù)，8層金屬工藝，系統(tǒng)門(mén)數(shù)超過(guò)5百萬(wàn)，內(nèi)嵌了硬核乘法器和數(shù)字時(shí)鐘管理模塊

38、。從結(jié)構(gòu)上看，Spartan-3將邏輯、存儲(chǔ)器、數(shù)學(xué)運(yùn)算、數(shù)字處理器處理器、I/O以及系統(tǒng)管理資源完美地結(jié)合在一起，使之有更高層次、更廣泛的應(yīng)用，獲得了商業(yè)上的成功，占據(jù)了較大份額的中低端市場(chǎng)。其主要特性如下： 采用90 工藝，密度高達(dá)74880邏輯單元； 最高系統(tǒng)時(shí)鐘為340MHz； 具有 的專用乘法器； 核電壓為1.2V，端口電壓為3.3V、2.5、1.2V，支持24種I/O標(biāo)準(zhǔn)； 高達(dá)520k分布式RAM和1872k的塊RAM； 具有片上時(shí)鐘管理模塊（DCM）； 具有嵌入式Xtrema DSP功能，每秒可執(zhí)行3300億次乘加。Xilinx公司FPGA器件-Spartan-3系列第二章可編

39、程邏輯器件設(shè)計(jì)方法Xilinx公司FPGA器件-Spartan-3系列第二章可編程邏輯器件設(shè)計(jì)方法 Spartan-3A 在Spartan-3和Spartan-3E平臺(tái)的基礎(chǔ)上，整合了各種創(chuàng)新特性,極大地削減了系統(tǒng)總成本。利用獨(dú)特的器件DNA ID技術(shù)，實(shí)現(xiàn)業(yè)內(nèi)首款 FPGA 電子序列號(hào)；提供了經(jīng)濟(jì)、功能強(qiáng)大的機(jī)制來(lái)防止發(fā)生竄改、克隆和過(guò)度設(shè)計(jì)的現(xiàn)象。并且具有集成式看門(mén)狗監(jiān)控功能的增強(qiáng)型多重啟動(dòng)特性。支持商用 flash 存儲(chǔ)器，有助于削減系統(tǒng)總成本。其主要特性為： 采用90 工藝，密度高達(dá)74880邏輯單元； 工作時(shí)鐘范圍為5MHz320MHz； 領(lǐng)先的連接功能平臺(tái)，具有最廣泛的 IO 標(biāo)準(zhǔn)

40、（26 種，包括新的 TMDS 和 PPDS）支持； 利用獨(dú)特的 Device DNA 序列號(hào)實(shí)現(xiàn)的業(yè)內(nèi)首個(gè)功能強(qiáng)大的防克隆安全特性； 五個(gè)器件，具有高達(dá) 1.4M 的系統(tǒng)門(mén)和 502 個(gè) I/O； 靈活的功耗管理。 Spartan-3A/3ADSP/3AN系列第二章可編程邏輯器件設(shè)計(jì)方法Spartan-3A/3ADSP/3AN系列第二章可編程邏輯器件設(shè)計(jì)方法 Spartan-3ADSP平臺(tái)提供了最具成本效益的 DSP 器件，其架構(gòu)的核心就是 XtremeDSP DSP48A slice，還提供了性能超過(guò)30GMAC/s、存儲(chǔ)器帶寬高達(dá)2196 Mbps的新型XC3SD3400A和XC3SD1

41、800A器件。新型Spartan-3A DSP 平臺(tái)是成本敏感型 DSP 算法和需要極高DSP性能的協(xié)處理應(yīng)用的理想之選。其主要特征如下所示： 采用90 工藝，密度高達(dá)74880邏輯單元； 內(nèi)嵌的DSP48A可以工作到250MHz； 采用結(jié)構(gòu)化的SelectRAM架構(gòu)，提供了大量的片上存儲(chǔ)單元； VCCAUX的電壓支持2.5V和3.3V，對(duì)于3.3V的應(yīng)用簡(jiǎn)化了設(shè)計(jì)； 低功耗效率，Spartan-3A DSP器件具有很高的信號(hào)處理能力4.06 GMACs/mW。Spartan-3A/3ADSP/3AN系列第二章可編程邏輯器件設(shè)計(jì)方法Spartan-3A/3ADSP/3AN系列第二章可編程邏輯器

42、件設(shè)計(jì)方法 Spartan-3AN芯片為最高級(jí)別系統(tǒng)集成的非易失性安全FPGA，提供下列2個(gè)獨(dú)特的性能：先進(jìn)SRAM FPGA的大量特性和高性能以及非易失性FPGA的安全、節(jié)省板空間和易于配置的特性。Spartan-3AN平臺(tái)是對(duì)空間要求嚴(yán)苛和/或安全應(yīng)用及低成本嵌入式控制器的理想選擇。Spartan-3AN平臺(tái)的關(guān)鍵特性包括： 業(yè)界首款90nm非易失性FPGA，具有可以實(shí)現(xiàn)靈活的、低成本安全性能的Device DNA電子序列號(hào)； 業(yè)內(nèi)最大的片上用戶Flash，容量高達(dá)11Mb； 提供最廣泛的I/O標(biāo)準(zhǔn)支持，包括26種單端與差分信號(hào)標(biāo)準(zhǔn) ； 靈活的電源管理模式，休眠模式下可節(jié)省超過(guò)40%的功耗

43、 ； 五個(gè)器件，具有高達(dá)1.4M的系統(tǒng)門(mén)和502個(gè)I/O 。Spartan-3A/3ADSP/3AN系列第二章可編程邏輯器件設(shè)計(jì)方法 Spartan-3E是目前Spartan系列最新的產(chǎn)品，具有系統(tǒng)門(mén)數(shù)從10萬(wàn)到160萬(wàn)的多款芯片，是在Spartan-3成功的基礎(chǔ)上進(jìn)一步改進(jìn)的產(chǎn)品，提供了比Spartan-3更多的I/O端口和更低的單位成本，是Xilinx公司性價(jià)比最高的FPGA芯片。由于更好地利用了90 nm技術(shù)，在單位成本上實(shí)現(xiàn)了更多的功能和處理帶寬，是Xilinx公司新的低成本產(chǎn)品代表，是ASIC的有效替代品，主要面向消費(fèi)電子應(yīng)用，如寬帶無(wú)線接入、家庭網(wǎng)絡(luò)接入以及數(shù)字電視設(shè)備等。Xili

44、nx公司FPGA器件-Spartan-3e系列第二章可編程邏輯器件設(shè)計(jì)方法 其主要特點(diǎn)如下： 采用90 nm工藝； 大量用戶I/O端口，最多可支持376個(gè)I/O端口或者156對(duì)差分端口； 端口電壓為3.3V、2.5、1.8V、1.5V、1.2V ； 單端端口的傳輸速率可以達(dá)到622 ，支持DDR接口； 最多可達(dá)36個(gè) 的專用乘法器、648 塊RAM、231 分布式RAM； 寬的時(shí)鐘頻率 以及多個(gè)專用片上數(shù)字時(shí)鐘管理（DCM）模塊。 Xilinx公司FPGA器件-Spartan-3e系列第二章可編程邏輯器件設(shè)計(jì)方法Xilinx公司FPGA器件-Spartan-3e系列第二章可編程邏輯器件設(shè)計(jì)方法

45、 Virtex系列是Xilinx的高端產(chǎn)品，也是業(yè)界的頂級(jí)產(chǎn)品，Xilinx公司正是憑借Vitex系列產(chǎn)品贏得市場(chǎng)，從而獲得FPGA供應(yīng)商領(lǐng)頭羊的地位?？梢哉f(shuō)Xilinx以其Virtex-5、Virtex-4、Virtex-II Pro和Virtex-II系列FPGA產(chǎn)品引領(lǐng)現(xiàn)場(chǎng)可編程門(mén)陣列行業(yè)。主要面向電信基礎(chǔ)設(shè)施、汽車工業(yè)、高端消費(fèi)電子等應(yīng)用。目前的主流芯片包括：Vitrex-2、Virtex-2 Pro、Vitex-4和Virtex-5等種類。Xilinx公司FPGA器件-Virtex類第二章可編程邏輯器件設(shè)計(jì)方法Xilinx公司FPGA器件-Virtex-II類 Vitrex-2系列具

46、有優(yōu)秀的平臺(tái)解決方案，這進(jìn)一步提升了其性能；且內(nèi)置IP核硬核技術(shù)，可以將硬IP核分配到芯片的任何地方，具有比Vitex系列更多的資源和更高的性能。 其主要特征如下所示： 采用0.15/0.12 工藝； 核電壓為1.5V，工作時(shí)鐘可以達(dá)到420MHz； 支持20多種I/O接口標(biāo)準(zhǔn)； 內(nèi)嵌了多個(gè) 硬核乘法器，提高了DSP處理能力； 具有完全的系統(tǒng)時(shí)鐘管理功能，多達(dá)12個(gè)DCM模塊。 第二章可編程邏輯器件設(shè)計(jì)方法Xilinx公司FPGA器件-Virtex-II類第二章可編程邏輯器件設(shè)計(jì)方法Xilinx公司FPGA器件-Virtex-II Pro系列Virtex-2 Pro系列在Virtex-2的基礎(chǔ)

47、上，增強(qiáng)了嵌入式處理功能，內(nèi)嵌了PowerPC405內(nèi)核，還包括了先進(jìn)的主動(dòng)互聯(lián)（Active Interconnect）技術(shù)，以解決高性能系統(tǒng)所面臨的挑戰(zhàn)。此外還增加了高速串行收發(fā)器，提供了千兆以太網(wǎng)的解決方案。其主要特征如下所示： 采用0.13 工藝； 核電壓為1.5V，工作時(shí)鐘可以達(dá)到420MHz； 支持20多種I/O接口標(biāo)準(zhǔn)； 增加了2個(gè)高性能RISC技術(shù)、頻率高達(dá)400MHz的PowerPC處理器； 增加多個(gè)3.125Gbps速率的Rocket串行收發(fā)器； 內(nèi)嵌了多個(gè) 硬核乘法器，提高了DSP處理能力； 具有完全的系統(tǒng)時(shí)鐘管理功能，多達(dá)12個(gè)DCM模塊。 第二章可編程邏輯器件設(shè)計(jì)方法

48、Xilinx公司FPGA器件-Virtex-II Pro系列第二章可編程邏輯器件設(shè)計(jì)方法Xilinx公司FPGA器件-Virtex-4系列 Virtex-4器件整合了高達(dá)200,000個(gè)的邏輯單元，高達(dá)500 MHz的性能和無(wú)可比擬的系統(tǒng)特性。Vitex-4產(chǎn)品基于新的高級(jí)硅片組合模塊（ASMBL）架構(gòu)，提供了一個(gè)多平臺(tái)方式（LX、SX、FX），使設(shè)計(jì)者可以根據(jù)需求選用不同的開(kāi)發(fā)平臺(tái)；邏輯密度高，時(shí)鐘頻率能夠達(dá)到500MHz；具備DCM模塊、PMCD相位匹配時(shí)鐘分頻器、片上差分時(shí)鐘網(wǎng)絡(luò)；采用了集成FIFO控制邏輯的500MHz SmartRAM技術(shù)，每個(gè)I/O都集成了ChipSync源同步技術(shù)

49、的1 Gbps I/O和Xtreme DSP邏輯片。其主要特點(diǎn)如下： 采用了90 工藝，集成了高達(dá)20萬(wàn)的邏輯單元； 系統(tǒng)時(shí)鐘500MHz； 第二章可編程邏輯器件設(shè)計(jì)方法Xilinx公司FPGA器件-Virtex-4系列 采用了集成FIFO控制邏輯的500MHz Smart RAM 技術(shù)； 具有DCM模塊、PMCD相位匹配時(shí)鐘分頻器和片上差分時(shí)鐘網(wǎng)絡(luò)； 每個(gè)I/O都集成了ChipSync源同步技術(shù)的1Gbps I/O； 具有超強(qiáng)的信號(hào)處理能力，集成了數(shù)以百計(jì)的XtremeDSP Slice。 Vitex-4 LX平臺(tái)FPGA的特點(diǎn)是密度高達(dá)20萬(wàn)邏輯單元，是全球邏輯密度最高的FPGA系列之一，

50、適合對(duì)邏輯門(mén)需求高的設(shè)計(jì)應(yīng)用。第二章可編程邏輯器件設(shè)計(jì)方法Xilinx公司FPGA器件-Virtex-4系列 Virtex-4 SX平臺(tái)提高了DSP、RAM單元與邏輯單元的比例，最多可以提供512個(gè)XtremeDSP硬核，可以工作500MHz，其最大的處理速率為 ，并可以以其創(chuàng)建40多種不同功能，并能多個(gè)組合實(shí)現(xiàn)更大規(guī)模的DSP模塊。與Vitex-2 Pro系列相比，還大大降低了成本和功耗，具有極低的DSP成本。SX平臺(tái)的FPGA非常適合應(yīng)用于高速、實(shí)時(shí)的數(shù)字信號(hào)處理領(lǐng)域。 Virtex-4 FX平臺(tái)內(nèi)嵌了12個(gè)32位RISC PowerPC處理器，提供了4個(gè)1300 Dhrystone MI

51、PS、10/100/1000自適應(yīng)的以太網(wǎng)MAC內(nèi)核，協(xié)處理器控制器單元（APU）允許處理器在FPGA中構(gòu)造專用指令，使FX器件的性能達(dá)到固定指令方式的20倍；此外，還包含24個(gè)Rocket I/O串行高速收發(fā)器，支持常用的0.6Gbps、1.25 Gbps、2.5 Gbps、3.125 Gbps、4 Gbps、6.25 Gbps、10 Gbps等高速傳輸速率。FX平臺(tái)適用于復(fù)雜計(jì)算和嵌入式處理應(yīng)用。 第二章可編程邏輯器件設(shè)計(jì)方法Xilinx公司FPGA器件-Virtex-4系列第二章可編程邏輯器件設(shè)計(jì)方法Xilinx公司FPGA器件-Virtex-5系列 Virtex-5系列是Xilinx最

52、新一代的FPGA產(chǎn)品，計(jì)劃提供了4種新型平臺(tái)，每種平臺(tái)都在高性能邏輯、串行連接功能、信號(hào)處理和嵌入式處理性能方面實(shí)現(xiàn)了最佳平衡?，F(xiàn)有的3款平臺(tái)為L(zhǎng)X、LXT以及SXT。LX針對(duì)高性能邏輯進(jìn)行了優(yōu)化，LXT針對(duì)具有低功耗串行連接功能的高性能邏輯進(jìn)行了優(yōu)化，SXT針對(duì)具有低功耗串行連接功能的 DSP 和存儲(chǔ)器密集型應(yīng)用進(jìn)行了優(yōu)化。其主要特點(diǎn)如下： 采用了最新的65 工藝，結(jié)合低功耗 IP 塊將動(dòng)態(tài)功耗降低了35%；此外，還利用65nm ExpressFabric技術(shù)，實(shí)現(xiàn)了真正的6輸入LUT，并將性能提高了2個(gè)速度級(jí)別。 第二章可編程邏輯器件設(shè)計(jì)方法Xilinx公司FPGA器件-Virtex-5系列 內(nèi)置有用于構(gòu)建更大型陣列的