EDA第1章 EDA技術(shù)概述

1、電子設(shè)計(jì)自動(dòng)化 教師： XXX辦公室： 1210 手機(jī)： 郵箱： 信息工程學(xué)院電子信息教研室EDA技術(shù)實(shí)用教程 科學(xué)出版社，潘松主編 天津大學(xué)出版社，趙雅興主編 電子工業(yè)出版社，美Samir Palnitkar著 其他可編程器件方面的教材、文章等。教材及參考文獻(xiàn)FPGA原理、設(shè)計(jì)與應(yīng)用 Verilog HDL數(shù)字設(shè)計(jì)與綜合本課程學(xué)習(xí)方法小議本課程前期基礎(chǔ)課程是數(shù)字電路等課程 這方面掌握不夠理想的請自己重新復(fù)習(xí)。本課程是一門實(shí)踐性、應(yīng)用性很強(qiáng)的學(xué)科 努力學(xué)好課堂知識的同時(shí)，更要培養(yǎng)動(dòng)手能力。硬件/軟件同樣重要，不可偏廢 硬件是基礎(chǔ)，軟件是外表及思想。預(yù)習(xí)、聽課、復(fù)習(xí)、作業(yè)、實(shí)驗(yàn)環(huán)環(huán)都重要 掌握科

2、學(xué)的學(xué)習(xí)方法。課時(shí)分配（64學(xué)時(shí)） 課堂授課（48學(xué)時(shí)-2學(xué)時(shí)） 第1章 EDA技術(shù)概述 2學(xué)時(shí) 第2章 FPGA與CPLD的結(jié)構(gòu)原理 4學(xué)時(shí) 第3章Verilog設(shè)計(jì)入門 4學(xué)時(shí) 第4章 EDA工具應(yīng)用初步 4學(xué)時(shí) 第5章 Verilog設(shè)計(jì)深入 8學(xué)時(shí) 第6章 EDA工具應(yīng)用深入 4學(xué)時(shí) 第8章 有限狀態(tài)機(jī)設(shè)計(jì)技術(shù) 6學(xué)時(shí) 第7、9、10、11章 8學(xué)時(shí) 習(xí)題、復(fù)習(xí) 6學(xué)時(shí) 實(shí)驗(yàn) （16學(xué)時(shí)） 8個(gè)實(shí)驗(yàn)第1章 EDA技術(shù)概述 自20世紀(jì)60年代以來，數(shù)字集成電路已經(jīng)歷了從SSI、MSI到LSI、VLSI的發(fā)展過程。20世紀(jì)70年代初以1K位存儲器為標(biāo)志的大規(guī)模集成電路（LSI）問世以后，微

3、電子技術(shù)得到迅猛發(fā)展，集成電路的集成規(guī)模幾乎以平均每12年翻一番的驚人速度迅速增長。1.1 EDA技術(shù)及其發(fā)展7 標(biāo)準(zhǔn)邏輯器件微處理器與微控制器目前，有以下三種集成邏輯器件可供選用：包含：TTL74/54系列和CMOS4000/4500/74HC系列的器件。特點(diǎn)：中、小規(guī)模集成電路、速度快、型號系列齊全、廠家 眾多、價(jià)格便宜。不足：實(shí)現(xiàn)復(fù)雜的邏輯功能時(shí)，電路龐大、連線增多、可靠 性降低。特點(diǎn)：大規(guī)模、超大規(guī)模集成電路、其性能已不能單憑器件 本身的電路結(jié)構(gòu)評估，需要配備相應(yīng)的軟件才能形成 一個(gè)整體。不足：在某些對工作速度有特別要求的場合，此類器件的弱 點(diǎn)就表現(xiàn)出來。專用集成電路ASICASIC是

4、面向用戶實(shí)用目的而專門設(shè)計(jì)的一種集成電路，其宗旨在于優(yōu)化電路的性能，提高電路的集成度，增強(qiáng)電路芯片的接口能力，同時(shí)，其設(shè)計(jì)周期和開發(fā)成本又為用戶能接受。通常電路邏輯功能復(fù)雜。包括：1. 標(biāo)準(zhǔn)單元2. 宏單元3. 門陣列4. 可編程邏輯器件PLD9 數(shù)字電路中由18片IC組成的數(shù)字鐘數(shù)字電路中由18片IC組成的數(shù)字鐘單片IC（單片機(jī)）電子鐘CPLD技術(shù)及應(yīng)用教學(xué)課件 12 單片IC（FPGA）電子鐘三類器件的主要性能指標(biāo)比較很好很好較差 開發(fā)工具支持較大較小較小 庫存風(fēng)險(xiǎn)較難不難容易 使用難易程度長較短短 制造時(shí)間一般較好差 樣品仿真能力較長不長短 開發(fā)時(shí)間較貴一般便宜 價(jià)格很好較好差 集成度一

5、般較好很好 速度專用集成ASIC微控制器標(biāo)準(zhǔn)邏輯器件 類型指標(biāo) 基本概念 EDA電子設(shè)計(jì)自動(dòng)化 ASIC專用集成電路 FPGA現(xiàn)場可編程門陣列 CPLD復(fù)雜可編程器件 GAL通用陣列邏輯 ISP在系統(tǒng)可編程 JTAG聯(lián)合測試行動(dòng)小組1. 電子設(shè)計(jì)自動(dòng)化EDAEDAElectronic Design Automation概念由來電子設(shè)計(jì)自動(dòng)化EDA是從CAD（計(jì)算機(jī)輔助設(shè)計(jì)）、CAM（計(jì)算機(jī)輔助制造）、CAT（計(jì)算機(jī)輔助測試）、CAE（計(jì)算機(jī)輔助工程）等概念發(fā)展而來。發(fā)展歷程電子CAD階段20世紀(jì)70年代，屬EDA技術(shù)發(fā)展初期。利用計(jì)算機(jī)、二維圖形編輯與分析的CAD工具，完成布圖布線等高度重復(fù)性

6、的繁雜工作。典型設(shè)計(jì)軟件如Tango布線軟件。計(jì)算機(jī)輔助工程設(shè)計(jì)（CAE）階段20世紀(jì)80年代初，出現(xiàn)了低密度的可編程邏輯器件（PAL和GAL），相應(yīng)的EDA開發(fā)工具主要解決電路設(shè)計(jì)沒有完成之前的功能檢測等問題。 80年代后期，EDA工具已經(jīng)可以進(jìn)行初級的設(shè)計(jì)描述、綜合、優(yōu)化和設(shè)計(jì)結(jié)果驗(yàn)證。電子設(shè)計(jì)自動(dòng)化（EDA）階段去單功能電子產(chǎn)品開發(fā)轉(zhuǎn)向系統(tǒng)級電子產(chǎn)品開發(fā) （即SOCSystem On a Chip片上系統(tǒng)集成）。20世紀(jì)90年代，可編程邏輯器件迅速發(fā)展，出現(xiàn)功能強(qiáng)大的全線EDA工具。具有較強(qiáng)抽象描述能力的硬件描述語言（VHDL、Verilog HDL）及高性能綜合工具的使用，使過EDA概

7、念發(fā)展EDA廣義定義：半導(dǎo)體工藝設(shè)計(jì)自動(dòng)化、 可編程器件設(shè)計(jì)自動(dòng)化、 電子系統(tǒng)設(shè)計(jì)自動(dòng)化、 印刷電路板設(shè)計(jì)自動(dòng)化、 仿真與測試、故障診斷自動(dòng)化 形式驗(yàn)證自動(dòng)化統(tǒng)稱為EDA工程EDA技術(shù)設(shè)計(jì)方法例如：設(shè)計(jì)一矩形波發(fā)生系統(tǒng)。傳統(tǒng)數(shù)字設(shè)計(jì)方法CPU MCU8254EDA技術(shù)設(shè)計(jì)方法控制部分波形產(chǎn)生8254 芯片是一款使用十分廣泛的可編程定時(shí)，計(jì)數(shù)芯片 傳統(tǒng)方法與EDA方法比較傳統(tǒng)方法EDA方法設(shè)計(jì)方法自下至上 （Bottom to Up)自上至下 （Top to Down)實(shí)現(xiàn)載體通用的邏輯元件CPLD/FPGA調(diào)試方法硬件設(shè)計(jì)的后期 仿真和調(diào)試系統(tǒng)設(shè)計(jì)的早期 仿真和修改設(shè)計(jì)途徑硬件電路原理圖多種設(shè)

8、計(jì)文件， 以 HDL描述文件為主實(shí)現(xiàn)方法手工實(shí)現(xiàn)自動(dòng)實(shí)現(xiàn). 至頂向下（Top-to-Down Design）設(shè)計(jì)方法. 至底向上設(shè)計(jì)方法首先確定可用的元器件，然后根據(jù)這些器件進(jìn)行邏輯設(shè)計(jì)，完成各模塊后進(jìn)行連接，最后形成系統(tǒng)。自上而下是指將數(shù)字系統(tǒng)的整體逐步分解為各個(gè)子系統(tǒng)和模塊，若子系統(tǒng)規(guī)模較大，則還需將子系統(tǒng)進(jìn)一步分解為更小的子系統(tǒng)和?？?，層層分解，直至整個(gè)系統(tǒng)中各個(gè)子系統(tǒng)關(guān)系合理，并便于邏輯電路級的設(shè)計(jì)和實(shí)現(xiàn)為止。自上而下設(shè)計(jì)中可逐層描述、仿真，保證滿足系統(tǒng)指標(biāo)。系統(tǒng)級設(shè)計(jì)模塊A 模塊B 模塊C 模塊A1 模塊A3 模塊A2 模塊C1 模塊C3 模塊C2 模塊B2 模塊B1 EDA技術(shù)極大

9、地降低硬件電路設(shè)計(jì)難度，提高設(shè)計(jì)效率，是電子系統(tǒng)設(shè)計(jì)方法質(zhì)的飛躍。EDA技術(shù)實(shí)現(xiàn)載體：CPLD/FPGA 描述方式：硬件描述語言HDL 設(shè)計(jì)方法：自上至下（Top to Down) 設(shè)計(jì)工具：開發(fā)軟件、開發(fā)系統(tǒng) 硬件驗(yàn)證：實(shí)驗(yàn)開發(fā)系統(tǒng)1.2EDA技術(shù)實(shí)現(xiàn)目標(biāo) 1.2EDA技術(shù)實(shí)現(xiàn)目標(biāo) 1. 可編程邏輯器件 2. 半定制或全定制ASIC （1）門陣列ASIC （2）標(biāo)準(zhǔn)單元ASIC 3. 混合ASIC 1.3硬件描述語言Verilog HDL VHDL比VerilogHDL早幾年成為IEEE標(biāo)準(zhǔn)；語法/結(jié)構(gòu)比較嚴(yán)格，因而編寫出的模塊風(fēng)格比較清晰；比較適合由較多的設(shè)計(jì)人員合作完成的特大型項(xiàng)目（一百

10、萬門以上）。 Verilog HDL較多的第三方工具的支持語法結(jié)構(gòu)比VHDL簡單學(xué)習(xí)起來比VHDL容易仿真工具比較好使測試激勵(lì)模塊容易編寫1.5 HDL綜合從自然語言轉(zhuǎn)換到Verilog HDL語言算法表述自然語言綜合從算法表述轉(zhuǎn)換到寄存器傳輸級（Register Transport Level，RTL）表述行為綜合從RTL級表述轉(zhuǎn)換到邏輯門(包括觸發(fā)器)的表述邏輯綜合從邏輯門表示轉(zhuǎn)換到版圖級表述(ASIC設(shè)計(jì))，或轉(zhuǎn)換到FPGA的配置網(wǎng)表文件， 版圖綜合或結(jié)構(gòu)綜合 1.5 HDL綜合1.5 HDL綜合1.5 HDL綜合1.8 EDA設(shè)計(jì)流程 設(shè)計(jì)輸入(原理圖HDL文本編輯) 1. 圖形輸入

11、狀態(tài)圖輸入波形圖輸入原理圖輸入在EDA軟件的圖形編輯界面上繪制能完成特定功能的電路原理圖 2. HDL文本輸入 將使用了某種硬件描述語言(HDL)的電路設(shè)計(jì)文本，如VHDL或Verilog的源程序，進(jìn)行編輯輸入。 綜合 整個(gè)綜合過程就是將設(shè)計(jì)者在EDA平臺上編輯輸入的HDL文本、原理圖或狀態(tài)圖形描述，依據(jù)給定的硬件結(jié)構(gòu)組件和約束控制條件進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級電路甚至更底層的電路描述網(wǎng)表文件。 適配 將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件，如JEDEC、Jam格式的文件。 時(shí)序仿真與功能仿真 時(shí)序仿真 接近真實(shí)器件運(yùn)行特性的仿真 功能仿真 直接對

12、VHDL、原理圖描述或其他描述形式的邏輯功能進(jìn)行測試模擬 編程下載 硬件測試 ASICApplication Specific Integrated Circuit專用集成電路專門限定的某一種或某幾種特定功能的產(chǎn)品或應(yīng)用而設(shè)計(jì)的芯片?；靖拍預(yù)SIC分類全定制芯片內(nèi)部各種掩膜全部是按特定功能專門制造， 用戶不能更改。 半定制芯片內(nèi)部預(yù)制好晶體管單元電路，只乘金屬連線 層的掩膜有待按照具體要求進(jìn)行設(shè)計(jì)和制造。 可編程用戶可以用開發(fā)工具按照自己的設(shè)計(jì)對可編程器 件編程，以實(shí)現(xiàn)特定邏輯功能。1.9ASIC及其設(shè)計(jì)流程 降低了產(chǎn)品的成本。用ASIC來設(shè)計(jì)和改造電子產(chǎn)品大幅度地減少印制板的面積和接插件，

13、減低裝配和調(diào)試費(fèi)用 提高產(chǎn)品的可靠性 提高了產(chǎn)品的保密程度和競爭能力 降低了電子產(chǎn)品的功耗 提高電子產(chǎn)品的工作速度 大大減少了電子產(chǎn)品的體積和重量 工藝先進(jìn) 用戶可編程性及在系統(tǒng)升級 有利于芯片研發(fā) ASIC主要特點(diǎn)一般ASIC設(shè)計(jì)的流程1.10 常用EDA工具 設(shè)計(jì)輸入編輯器 HDL綜合器 FPGA Compiler II、DC-FPGA綜合器、Synplify Pro綜合器、LeonardoSpectrum綜合器和Precision RTL Synthesis綜合器 仿真器 VHDL仿真器 Verilog仿真器 Mixed HDL仿真器 其他HDL仿真器 適配器 下載器1.11 Quartus II概述 1.12 IP核 IP就是知識產(chǎn)權(quán)核或知識產(chǎn)權(quán)模塊的意思，在EDA技術(shù)開發(fā)中具有十分重要的地位。 軟IP 是用Verilog/VHDL等硬件描述語言描述的功能塊， 但是并不涉及用什么具體電路元件實(shí)現(xiàn)這些功能。 固IP是完成了綜合的功能塊。 硬IP提供設(shè)計(jì)的最終階段產(chǎn)品：掩模。 軟IP 固I