ASIC時(shí)序約束、時(shí)序分析

1、ASIC時(shí)序約束、時(shí)序分析2009-11-1322:13時(shí)序約束的概念和基本策略時(shí)序約束主要包括周期約束（到，即觸發(fā)器到觸發(fā)器）和偏移約束（到、到）以及靜態(tài)路徑約束（綜合布線工具調(diào)整映射和布局布線過程，使設(shè)計(jì)達(dá)到時(shí)序要求。例如用約束可以告訴綜合布線工具輸入信號(hào):以根據(jù)這個(gè)約束調(diào)整與相連的的綜合實(shí)現(xiàn)過程，使結(jié)果滿足的建立時(shí)間要求。附加時(shí)序約束的一般策略是先附加全局約束，然后對(duì)快速和慢速例外路徑附加專門約束。附加全局約束時(shí)，首先定義設(shè)計(jì)的所有分組附加周期約束，然后對(duì)輸入輸出附加偏移約束、對(duì)全組合邏輯的路徑附加約束。附加專門約束時(shí)速例外路徑和多周期路徑，以及其他特殊路徑。附加約束的基本作用提高設(shè)計(jì)的

2、工作頻率對(duì)很多數(shù)字電路設(shè)計(jì)來說，提高工作頻率非常重要，因?yàn)楦吖ぷ黝l率意味著高處理能力。通過附加約束可以控制邏輯的綜時(shí)，從而提高工作頻率。獲得正確的時(shí)序分析報(bào)告幾乎所有的設(shè)計(jì)平臺(tái)都包含靜態(tài)時(shí)序分析工具，利用這類工具可以獲得映射或布局布線后的時(shí)序分析報(bào)告，從而束作為判斷時(shí)序是否滿足設(shè)計(jì)要求的標(biāo)準(zhǔn)，因此要求設(shè)計(jì)者正確輸入約束，以便靜態(tài)時(shí)序分析工具輸出正確的時(shí)序分析指定引腳位置與電氣標(biāo)準(zhǔn)的可編程特性使電路板設(shè)計(jì)加工和設(shè)計(jì)可以同時(shí)進(jìn)行，而不必等引腳位置完全確定，從成后，設(shè)計(jì)者要根據(jù)電路板的走線對(duì)加上引腳位置約束，使與電路板正確連接。另外通過約束還特性。為了滿足日新月異的通信發(fā)展，新型可以通過引腳約束設(shè)置

3、支持諸如、E等豐富的接口標(biāo)準(zhǔn)。另外通過區(qū)域約束還能在上規(guī)劃各個(gè)成模塊化設(shè)計(jì)等。周期（I的含義周期的含義是時(shí)序中最簡單也是最重要的含義，其它很多時(shí)序概念會(huì)因?yàn)檐浖滩煌杂胁町?，而周期的概念確是最通用的，周期面要講到的其它時(shí)序約束都是建立在周期約束的基礎(chǔ)上的，很多其它時(shí)序公式，可以用周期公式推導(dǎo)。周期約束是一個(gè)基本時(shí)序和具根據(jù)約束檢查時(shí)鐘域內(nèi)所有同步元件的時(shí)序是否滿足要求。約束會(huì)自動(dòng)處理寄存器時(shí)鐘端的反相問題，如果相遲將被默認(rèn)限制為約束值的一半。如下圖所示，DTEBT:LOGIC圖周期的定義DTEBT:LOGIC圖周期的定義時(shí)鐘的最小周期為:其中為時(shí)鐘輸出時(shí)間,為同步元件之間的組合邏輯延遲,其中

4、為時(shí)鐘輸出時(shí)間,為同步元件之間的組合邏輯延遲,為網(wǎng)線延遲,為同步元件的建立時(shí)間,數(shù)據(jù)和時(shí)鐘之間的約束為了確保芯片數(shù)據(jù)采樣可靠和下級(jí)芯片之間正確地交換數(shù)據(jù),需要約束外部時(shí)鐘和數(shù)據(jù)輸入輸出引腳之間的時(shí)序關(guān)系（或者內(nèi)部是從采用了不同的參照系罷了）。約束的內(nèi)容為告訴綜合器、布線器輸入數(shù)據(jù)到達(dá)的時(shí)刻,或者輸出數(shù)據(jù)穩(wěn)定的時(shí)刻,從而保證這種時(shí)序約束在中用（），（）等表示。在里常用來表示。很多其它時(shí)序工具直接用和表示。其實(shí)他們所要描述的是同一個(gè)問題，僅僅是時(shí)間節(jié)點(diǎn)的定義關(guān)于輸入到達(dá)時(shí)間的輸入到達(dá)時(shí)間的計(jì)算時(shí)序描述如下圖所示：圖2輸關(guān)入到達(dá)時(shí)間示意圖定義的含義是輸入數(shù)據(jù)在有效時(shí)鐘沿之后的公式圖2輸關(guān)入到達(dá)時(shí)間示

5、意圖定義的含義是輸入數(shù)據(jù)在有效時(shí)鐘沿之后的公式i公式，我們可以得到:根據(jù)上面介紹的周期（時(shí)刻到達(dá)。則,將公式1代入公式2：公式而滿足時(shí)序關(guān)系后為負(fù)，所以將公式1代入公式2：公式而滿足時(shí)序關(guān)系后為負(fù)，所以這就是應(yīng)該滿足的時(shí)序關(guān)系。公式其中為輸入端的組合邏輯、網(wǎng)線和的延遲之和,為輸入同步元件的建數(shù)據(jù)延時(shí)和數(shù)據(jù)到達(dá)時(shí)間的關(guān)系圖3數(shù)據(jù)延時(shí)和數(shù)據(jù)到達(dá)時(shí)間示意圖為要求的芯片內(nèi)部輸入延遲，其最大值所以：與輸入數(shù)據(jù)到達(dá)時(shí)間的關(guān)系如上圖所示。也就是說為要求的芯片內(nèi)部輸入延遲，其最大值所以：與輸入數(shù)據(jù)到達(dá)時(shí)間的關(guān)系如上圖所示。也就是說:要求輸出的穩(wěn)定時(shí)間從下一級(jí)輸入端的延遲可以計(jì)算出當(dāng)前設(shè)計(jì)輸出的數(shù)據(jù)必須在何時(shí)穩(wěn)

6、定下來，根據(jù)這個(gè)數(shù)據(jù)對(duì)設(shè)計(jì)輸出端的邏輯布線進(jìn)行約束，以的數(shù)據(jù)是穩(wěn)定的。計(jì)算要求的輸出穩(wěn)定時(shí)間如下圖所示：輸出數(shù)振CLK幵護(hù)中的器件De輸出數(shù)振CLK幵護(hù)中的器件De圖4要求的輸出穩(wěn)定時(shí)間示意圖公式的推導(dǎo)如下：定義：從前面帖子介紹的周期（）公式，可以得到其中=-=+將的定義代入到周期公式，可以得到：所以：這個(gè)公式就是必須要滿足的基本時(shí)序關(guān)系，即本級(jí)的輸出應(yīng)該保持怎么樣的穩(wěn)定狀態(tài)，才能保證下級(jí)芯片的采樣穩(wěn)定。時(shí)間的時(shí)序約束關(guān)系。只要滿足上述關(guān)系，當(dāng)前芯片輸出端的數(shù)據(jù)比時(shí)鐘上升沿提早時(shí)間穩(wěn)定下來，下一級(jí)就可以正確元件輸出端的組合邏輯、網(wǎng)線和的延遲之和，為同步元件時(shí)鐘輸出時(shí)間。H實(shí)施時(shí)序約束的方法和命

7、令實(shí)施上述約束的基本方法是，根據(jù)已知時(shí)序信息，推算需要約束的時(shí)間值，實(shí)施約束。具體地說是這樣的，首先對(duì)于一般設(shè)計(jì)，已知量。前面介紹公式和圖中的TCKO和TSETUP（注：有的工具軟件對(duì)TCKO和TSETUP的定義與前面圖形不同，還包含了固有的一個(gè)時(shí)間量，一般我們選取典型值，對(duì)于FPGA,這個(gè)量值比較小，一般不大于12ns。比較難以確定的是TINPUT和TO約束輸入時(shí)間偏移，需要知道TINPUT，TINPUT為輸入端的組合邏輯、網(wǎng)線和PAD的延遲之和，PAD的延時(shí)也根據(jù)器件型號(hào)電路和網(wǎng)線的延時(shí)就比較難以確定了，只能通過靜態(tài)時(shí)序分析工具分析，或者通過底層布局布線工具量取，有很大的經(jīng)驗(yàn)和試探約束輸出

8、時(shí)間偏移，需要知道TOUTPUT，TOUTPUT為設(shè)計(jì)中連接同步元件輸出端的組合邏輯、網(wǎng)線和PAD的延遲之和，仍就比較難以確定，需要通過靜態(tài)時(shí)序分析工具分析，或者通過底層布局布線工具量取，有很大的經(jīng)驗(yàn)和試探的成分在里面。約束的具體命令根據(jù)約束工具不同而異，首先說使用Xilinx器件的情況下，實(shí)施上述約束的命令和方法。刈inx把上述約束統(tǒng)稱相關(guān)約束屬性：OFFSET_IN_BEFORE、OFFSET_IN_AFTER、OFFSET_OUT_BEFORE和OFFSET_OUT_AFTER。其中前兩本功能相似，僅僅是約束取的參考對(duì)象不同而已。后兩個(gè)屬性叫做輸出偏移(OFFSET_OUT)約束，基本功

9、能相似，也是約束取明。輸入偏移約束：時(shí)鐘周期為20ns，前級(jí)寄存器的TCKO選擇1ns,前級(jí)輸出邏輯延時(shí)TOUTPUT為3ns,中間邏輯TLOGIC可以在數(shù)據(jù)輸入引腳附加NETDATA_INOFFET=IN14nsAFTERCLK約束，也可以使用OFFSET_IN_BEFORE對(duì)芯片內(nèi)部的輸NETDATA_INOFFET=INTDELAYBEFORECLK其中TDELAY為要求的芯片內(nèi)部輸入延遲，其最大值與輸入數(shù)據(jù)到達(dá)時(shí)間TARRIVAL的關(guān)系:TDELAY_MAX+TARRIVTARRIVAL=20-14=6ns。輸出偏移約束：設(shè)時(shí)鐘周期為20ns，后級(jí)輸入邏輯延時(shí)TINPUT為4ns、建立

10、時(shí)間TSETUP為1ns，中間邏輯TLOGIC的延數(shù)據(jù)輸入引腳附加NETDATA_OUTOFFET=OUT15nsBEFORECLK約束，也可以直接對(duì)芯片內(nèi)部的輸出邏輯直接TOUTPUT_DELAYAFTER，LK中TOUTPUT_DELAY為要求的芯片內(nèi)部輸出延遲，其最大值與要求的輸出數(shù)據(jù)穩(wěn)定時(shí)間TTOUTPUT_DELAY_MAX+TSTABLE=TPERIOD。TOUT_DELAYTPERIOD-TSTABLE=20-15=5nsBEIAltera對(duì)應(yīng)的時(shí)序概念下面主要介紹BEIAltera對(duì)應(yīng)的時(shí)序概念下面主要介紹Altera對(duì)應(yīng)的這些時(shí)序概念和約束方法。前面首先介紹的第一個(gè)時(shí)序概念是

11、周期(Period),這個(gè)概念是FPGa至多是描述方式不同罷了，所有的FPGA設(shè)計(jì)都首先要進(jìn)行周期約束，這樣做的好處除了在綜合與布局布線時(shí)給出規(guī)定目標(biāo)外，還Altera的周期定義如下圖所示，公式描述如下：ClockPeriodtco圖5Altera的Period示意圖ClockPeriod=Clk-to-out+DataDelay+SetupTime-ClkSkew即，Tclk=Tco+B+Tsu-(E-C)Fmax=1/Tclk對(duì)比一下前面的介紹，只要理解了B包含了兩級(jí)寄存器之間的所有l(wèi)ogic和net的延時(shí)就會(huì)發(fā)現(xiàn)與前面公式完全一致。elkWere射ClockJAltera的其他基本時(shí)序概

12、念elkWere射ClockJAltera的其他基本時(shí)序概念ClockSetupTime(tsu)要想正確采樣數(shù)據(jù)，就必須使數(shù)據(jù)和使能信號(hào)在有效時(shí)鐘沿到達(dá)前就準(zhǔn)備好，所謂時(shí)鐘建立時(shí)間就是指間間隔。如下圖所示：dM圖6tsu示意圖（注：這里定義Setup時(shí)間是站在同步時(shí)序整個(gè)路徑上的，需要區(qū)別的是另一個(gè)概念Microtsu。Microtsu指的是一個(gè)觸發(fā)器內(nèi)部型值小于12ns。在Xilinx等的時(shí)序概念中，稱Altera的Microtsu為setup時(shí)間，用Tsetup表示，請(qǐng)大家區(qū)分一下?；氐紸lteDataDelay一ClockDelay+Microtsu）ClockHoldTime（tH）

13、時(shí)鐘保持時(shí)間是只能保證有效時(shí)鐘沿正確采用的數(shù)據(jù)和使能信號(hào)的最小穩(wěn)定時(shí)間。其定義如下圖所示ClockHoldTime（tH）時(shí)鐘保持時(shí)間是只能保證有效時(shí)鐘沿正確采用的數(shù)據(jù)和使能信號(hào)的最小穩(wěn)定時(shí)間。其定義如下圖所示dataCMDelayDataDeiyMicrctSu圖7tH示意圖定義的公式為：tH=ClockDelay一DataDelay+MicrotH注：其中MicrotH是指寄存器內(nèi)部的固有保持時(shí)間，同樣是寄存器的一個(gè)固有參數(shù)，典型值小于12ns。Clock-to-OutputDelay（tco）這個(gè)時(shí)間指的是當(dāng)時(shí)鐘有效沿變化后，將數(shù)據(jù)推倒同步時(shí)序路徑的輸出端的最小時(shí)間間隔。如下圖8tco示意圖tco=ClockDelay+Microtco+DataDelay（注：其中Micortco也是一個(gè)寄存器的固有屬性，指的是寄存器相應(yīng)時(shí)鐘有效沿，將數(shù)據(jù)送到輸出端口的內(nèi)部時(shí)間參數(shù)。它與X個(gè)概念。）PintoPinDelay（tpd）tpd指輸入管腳通過純組合邏輯到達(dá)輸出管腳這段路徑的延時(shí)，特別需要說明的是，要求輸入到輸出之Slack是表示設(shè)計(jì)是否滿足時(shí)序的一個(gè)稱謂，正的slack表示滿足時(shí)序（時(shí)序的余量），負(fù)的slack表示不滿足時(shí)序（時(shí)序的欠DataDelay,LaunchingEMdk1