三人表決器、五人表決器的實(shí)驗(yàn)報(bào)告_第1頁(yè)
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1、三人表決器、五人表決器的實(shí)驗(yàn)報(bào)告一實(shí)驗(yàn)?zāi)康?熟悉Quartus II軟件的基本操作.學(xué)習(xí)使用Verilog HDL進(jìn)行設(shè)計(jì)輸入.逐步掌握軟件輸入、編譯、仿真的過(guò)程二實(shí)驗(yàn)說(shuō)明blb2voteru本次實(shí)驗(yàn)是要設(shè)計(jì)一個(gè)三人表決器。該電路應(yīng)有兩個(gè)數(shù)據(jù)輸入端口b1,b2,b3 ,電路的輸出端口為 voter(u三人表決器真值表:輸入信號(hào)輸出信號(hào)B1B2B3u00000010010001111000101111011111邏輯表達(dá)式： U=7b2 b2h3三實(shí)驗(yàn)要求 1、完成三人表決器的Verilog HDL程序代碼輸入并進(jìn)行仿真2、采用結(jié)構(gòu)描述方式和數(shù)據(jù)流描述方式3、完成對(duì)設(shè)計(jì)電路的仿真驗(yàn)證四、實(shí)驗(yàn)過(guò)程

2、(1)三人表決器： 程序代碼 她,rf：r31Mpj Is5 TOttr. Pifi峰 voter, v五人表決器: 程序代碼Smodule three_voter_exIfAB.rCfD/EY); input 且jBrCjDjE; output Y;wire 1:0add_resulr;assign add_resul 1C = A+B +C +D +E ;S55ign Y= (add_re5ult = 3) ?11b1:11bO; endmodule仿真結(jié)果五、實(shí)驗(yàn)體會(huì)通過(guò)三人表決器和五人表決器的設(shè)計(jì)，使我們更加熟悉 Quartus 軟件進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)的步驟，以及運(yùn)用Verilog HDM行設(shè)計(jì)輸入， 并掌握三人表決器和五人表決器的邏輯功能和設(shè)計(jì)原理，逐步理解功 能仿真和時(shí)序仿真波形。三人表決器和五人表決器大體相似， 并沒(méi)有 太大的區(qū)別。1 amodule veterE,Y);3input. A/E/C:3outputY;4wj.re 1:0 add._resuit;5assignad._re5ult.=A+E-FC;5assignY-= Ladderesult?=2 )

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