chapter10(組合邏輯電路)

1、第10章 組合邏輯電路10.1 組合邏輯電路的分析與設(shè)計10.2 編碼器10.3 譯碼器10.5 加法器10.4 數(shù)據(jù)選擇器10.1 組合邏輯電路的分析與設(shè)計邏輯電路組合邏輯電路時序邏輯電路當(dāng)時的輸出僅取決于當(dāng)時的輸入除與當(dāng)時輸入有關(guān)外還與原狀態(tài)有關(guān)10.1.1組合邏輯電路分析 1、由給定的邏輯圖寫出邏輯關(guān)系表達(dá)式并化簡。分析步驟：2、用邏輯表達(dá)式建立真值表。3、由真值表，判斷邏輯電路的功能電路 結(jié)構(gòu)輸入輸出之間的邏輯關(guān)系例：分析下圖的邏輯功能。 &ABF11真值表相同為“1”不同為“0”同或門=例：分析下圖的邏輯功能。 &ABF真值表相同為“0”不同為“1”異或門=1例：分析下圖的邏輯功能。

2、 &2&3&4AMB1F真值表邏輯功能當(dāng)M為0時，F(xiàn)與B的狀態(tài)相同當(dāng)M為1時，F(xiàn)與A的狀態(tài)相同邏輯功能為一個選通電路 &2&3&4AMB1F=101被封鎖11&2&3&4AMB1F=010被封鎖110.1.2組合邏輯電路設(shè)計任務(wù)要求最簡單的邏輯電路1、指定實際問題的邏輯含義。設(shè)計步驟：4、根據(jù)表達(dá)畫邏輯圖3、根據(jù)真值表寫出表達(dá)式，并化簡。2、列出真值表。例：設(shè)計三人表決電路（A、B、C）。每人一個按鍵，如果同意則按下，不同意則不按。結(jié)果用指示燈表示，多數(shù)同意時指示燈亮，否則不亮。1、首先指明邏輯符號取“0”、“1”的含義。 三個按鍵A、B、C按下時為“1”，不按時為“0”。輸出是F，多數(shù)贊成時

3、是“1”，否則是“0”。2、根據(jù)題意列出邏輯真值表。 真值表3、列出邏輯表達(dá)式并進(jìn)行化簡：對邏輯表達(dá)式進(jìn)行化簡4、根據(jù)邏輯表達(dá)式畫出邏輯圖。&1&ABBCF&ABCF若用與非門實現(xiàn)例：設(shè)有甲、乙、丙三臺電動機，它們運轉(zhuǎn)時必須滿足這樣的條件，即任何時間必須而且僅有一臺電動機運行。如不滿足條件，就輸出報警信號。試設(shè)計此報警電路。1、首先指明邏輯符號取“0”、“1”的含義。 用A、B、C三個變量表示甲乙丙三臺電動機的運行狀態(tài).運轉(zhuǎn)時為“1”，不運轉(zhuǎn)時為“0”。報警輸出是F，正常運轉(zhuǎn)是“0”,報警是“1” 。 2、根據(jù)題意列出邏輯真值表。 真值表3、列出邏輯表達(dá)式并進(jìn)行化簡：BCACABABC0001

4、1110014、根據(jù)邏輯表達(dá)式畫出邏輯圖。&1&BCF&A11110.1.3組合邏輯電路設(shè)計中的幾個實際問題1）組合邏輯電路的規(guī)模組合邏輯電路的設(shè)計過程是針對小規(guī)模集成電路而言，中規(guī)模集成電路的設(shè)計可不必化簡。2）輸入引腳數(shù)的限制對于集成電路，當(dāng)器件型號選定后，它的輸入引腳就確定下來。在邏輯電路化簡時，要本著集成電路最少，集成電路的種類最少的原則。3）輸出能力不夠當(dāng)負(fù)載太大，輸出能力不夠時，要增加緩沖器或驅(qū)動能力大的門電路。10.2 編碼（Encoder）器所謂編碼就是賦予選定的二進(jìn)制代碼以固定的含義。n個二進(jìn)制代碼（n位二進(jìn)制數(shù)）有2n種不同的組合，可以表示2n個信號。10.3.1二進(jìn)制編碼

5、器將一系列信號狀態(tài)編制成二進(jìn)制代碼。例：用與非門組成三位二進(jìn)制編碼器-八線-三線編碼器八個輸入端為I1I8，八種狀態(tài)，與之對應(yīng)的輸出設(shè)為F1、F2、F3，共三位二進(jìn)制數(shù)。設(shè)計編碼器的過程與設(shè)計一般的組合邏輯電路相同，首先要列出狀態(tài)表，然后寫出邏輯表達(dá)式并進(jìn)行化簡，最后畫出邏輯圖。真值表I1I2I3I4I5I6I7I8&F3F2F18-3編碼器邏輯圖10.2.2 二-十進(jìn)制編碼器將十個狀態(tài)（對應(yīng)于十進(jìn)制的十個代碼）編制成BCD碼。十個輸入需要幾位輸出？四位輸入：I0 I9。輸出：F4 F1列出狀態(tài)表如下：真值表邏輯圖略(2)三位二進(jìn)制譯碼器輸入：三位二進(jìn)制代碼輸出：對應(yīng)與輸入的每一個代碼只有一個

6、為“1”C B AY0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 0 0 0 1 0 0 0 0 0 0 00 0 110 1 010 1 11 0 01 0 11 1 01 1 11111110.3 譯碼（Decoder）器譯碼是將表示確定信號的代碼“翻譯”成電路的某種狀態(tài)。10.3.1變量譯碼器將n種輸入的組合譯成2n種電路狀態(tài)。也叫n-2n線譯碼器。譯碼器的輸入：一組二進(jìn)制代碼譯碼器的輸出：一組高低電平信號&A1A02-4線譯碼器74LS139的內(nèi)部線路輸入控制端輸出74LS139的功能表“”表示低電平有效。74LS139管腳圖一片139種含兩個2-4譯碼器例：利用線譯碼器分時將采樣數(shù)據(jù)

7、送入計算機。2-4線譯碼器ABCD三態(tài)門三態(tài)門三態(tài)門三態(tài)門總線000全為1工作原理：（以A0A1=00為例）數(shù)據(jù)2-4線譯碼器ABCD三態(tài)門三態(tài)門三態(tài)門三態(tài)門總線脫離總線用2-4線譯碼器設(shè)計多輸出計邏輯電路從功能表可知：例：用2-4線譯碼器產(chǎn)生一組多輸出函數(shù)?？芍獜墓δ鼙砜芍航泳€圖&Z2Z1n-2n 線譯碼器，包含了n變量所有的最小項。加上或門或與非門，可以組成任何形式的輸入變量小于n的組合邏輯函數(shù)。小結(jié)10.3.2顯示譯碼器二-十進(jìn)制編碼顯示譯碼器顯示器件在數(shù)字系統(tǒng)中，常常需要將運算結(jié)果用人們習(xí)慣的十進(jìn)制顯示出來，這就要用到顯示譯碼器。顯示器件：常用的是七段顯示器件abcdefg有共陰型和

8、共陽型兩種顯示器件：常用的是七段顯示器件（以共陰極顯示器件為例）abcdfga b c d e f g1 1 1 1 1 1 00 1 1 0 0 0 01 1 0 1 1 0 1e顯示譯碼器：11474LS49BCBIDAeabcdfgUccGND74LS49的管腳圖消隱控制端功能表（簡表）輸 入輸 出顯 示DABIag10XXXX消隱8421碼譯碼顯示字型完整的功能表請參考相應(yīng)的參考書。74LS49與七段顯示器件的連接：bfacdegbfacdegBIDCBA+5V+5V74LS49是集電極開路，必須接上拉電阻10.4 數(shù)據(jù)選擇器從一組數(shù)據(jù)中選擇一路信號進(jìn)行傳輸?shù)碾娐?，稱為數(shù)據(jù)選擇器。A0

9、A1D3D2D1D0W控制信號輸入信號輸出信號數(shù)據(jù)選擇器類似一個多投開關(guān)。選擇哪一路信號由相應(yīng)的一組控制信號控制。從n個數(shù)據(jù)中選擇一路傳輸，稱為n位數(shù)據(jù)選擇器。從m位數(shù)據(jù)中各選擇一路傳輸，稱為m位數(shù)據(jù)選擇器。W3X3Y3W3X2Y2W3X1Y1W3X0Y0A控制信號四二選一選擇器四選一集成數(shù)據(jù)選擇器74LS153功能表使能端八選一集成數(shù)據(jù)選擇器74LS151功能表用兩片74LS151構(gòu)成十六選一數(shù)據(jù)選擇器D0D7A0A1A2D0D7A0A1A2&A0A2A2A3D8D15D0D7=0D0D7=1D0D7用兩片74LS151構(gòu)成十六選一數(shù)據(jù)選擇器D0D7A0A1A2D0D7A0A1A2&A0A2

10、A2A3D8D15D0D7=1D8D15=1D8D15例如用數(shù)據(jù)選擇器設(shè)計邏輯電路四選一選擇器功能表類似三變量函數(shù)的表達(dá)式！例：利用四選一選擇器實現(xiàn)如下邏輯函數(shù)。與四選一選擇器輸出的邏輯式比較可以令：變換D0D1D2D3A0A1WBCAY“1”接線圖74LS153用n位地址輸入的數(shù)據(jù)選擇器，可以產(chǎn)生任何一種輸入變量數(shù)不大于n+1的組合邏輯函數(shù)。1）設(shè)計時可以采用函數(shù)式比較法?？刂贫俗鳛檩斎攵?，數(shù)據(jù)輸入端可以綜合為一個輸入端。2）小結(jié)10.5 加法器1 1 0 11 0 0 1+舉例：A=1101, B=1001, 計算A+B01101001110.5.1 一位加法器加法運算的基本規(guī)則：（1）逢

11、二進(jìn)一。（2）最低位是兩個數(shù)最低位的疊加，不需考慮進(jìn)位。（3）其余各位都是三個數(shù)相加，包括加數(shù)、被、加數(shù)和低位來的進(jìn)位。（4）任何位相加都產(chǎn)生兩個結(jié)果：本位和、向高位的進(jìn)位。1.半加器：半加運算不考慮從低位來的進(jìn)位A-加數(shù)；B-被加數(shù)；S-本位和；C-進(jìn)位。真值表真值表=1&ABSC邏輯圖半加器ABCS邏輯符號（2）全加器：an-加數(shù)；bn-被加數(shù)；cn-1-低位的進(jìn)位；sn-本位和；cn-進(jìn)位。真值表見下頁半加和：所以：半加器構(gòu)成的全加器1BiAiCi-1SiCiCOCO邏輯圖AiCi-1BiSiCi半加器半加器1anbncnsncnanbncn-1sncn全加器邏輯圖邏輯符號10.5.2 多位加法器 1. 串行進(jìn)位加法器 把兩片74LS183(全加器)依次級聯(lián)起來，便構(gòu)成4位串行進(jìn)位加法器,如圖所示。 這種加法器的優(yōu)點是電路簡單，連接方便；缺點是運算速度慢。每一位相加結(jié)果都必須等到低一位的進(jìn)位產(chǎn)生之后才能形成。A4C4S4S3S2S1Ai-1Bi-1Ci-1SiCiAi-1Bi-1Ci-1SiCiAi-1Bi-1Ci-1SiCiAi-1Bi-1Ci-1SiCiB4A3B3A2B2A1B1