王小玲DDR存儲器關(guān)鍵技術(shù)分析

1、王小玲 DDR 存儲器關(guān)鍵技術(shù)分析Last updated at 10:00 am on 25th December 2020DDR4 存儲器關(guān)鍵技術(shù)分析王小玲( 東南大學(xué)無錫分校，江蘇無錫， 214135)摘要：隨著 PPR4 SDRAM 內(nèi)存技術(shù)標(biāo)準(zhǔn)的發(fā)布，其在內(nèi)存領(lǐng)域?qū)鹪絹碓蕉嗟?關(guān)注，因此對 OOR4 內(nèi)存進(jìn)行深入分析很有必要。本文從計算機(jī)硬件技術(shù)分析的角度， 結(jié) 合與 DDR3 的比較，對 DDR4 內(nèi)存的關(guān)鍵技術(shù)進(jìn)行了初步系統(tǒng)的分析。關(guān)鍵字：DDR4 ； PPR3；高速率；低功耗；技術(shù)分析Analysis of DDR4 SDRAM ， s essential technol

2、ogyWangXiaoling 1, Li Bing 2(1. Wuxi Branch of Southeast University, Wuxi Jiaiigsu, 214135;2. School of Integrated Circuits, Southeast University, Nanjing Jiaiigsu, 210096)Abstract： With vhc publication of DDR4 SDRAM mumory technology standard, it will attract more and more attentions in the field o

3、f mcmor-. So it is necessary to make in-depth analysis of DDR4 memory ? From the perspective of computer hardware tcchn ()k)gyT analysis, combined with the comparison with DDRS, this article analyzes the key technologies of DDR4 mcmon T preliminarily ?Key words: DDR4; DDR3; High data rate; Low power

4、 consumption; Technical analysis在無數(shù)的電于產(chǎn)品發(fā)展中，從電腦到游戲機(jī)到電視再到通訊設(shè)備，半導(dǎo)體存儲器都發(fā)揮著重要的作用。 JEDEC （Joint Electron Device Engineering Council） 標(biāo)準(zhǔn)包含了如今半導(dǎo)體存 儲器市場上每一個關(guān)鍵特征。微電于產(chǎn)業(yè)標(biāo)準(zhǔn)機(jī)構(gòu) JEDEC固態(tài)技術(shù)研究會在2012年9月發(fā) 布了下一代同步 DDR 內(nèi)存技術(shù)標(biāo)準(zhǔn)： OPR4o 它規(guī)定了更高性能和穩(wěn)定性以尺更低的功 耗。 相對于以前幾代的 PRAM 內(nèi)存技術(shù)，又是一次新的突破。目前，DDR3 SDRAM T泛用作PC機(jī)和服務(wù)器的內(nèi)存。但是，隨著諸如智能手

5、機(jī)、平板 電腦等移動設(shè)備的迅猛增長，我們需要大量的服務(wù)器系統(tǒng)。并且，網(wǎng)絡(luò)帶寬容量和多媒體容 量越來越高，這些都驅(qū)使我們開發(fā)更高性能服務(wù)器系統(tǒng)叫 內(nèi)存是服務(wù)器系統(tǒng)的關(guān)鍵部分之 一，這就促使了新一代低功耗高性能的DDR出現(xiàn)一一DOR4。三星早在2011年初便推出了30nm到39nm工藝下2GE DDR4內(nèi)存模組，而Hynix海力士（現(xiàn)代旗下）也與同年 4作者簡介：王小玲， （1988-）,女，碩士研究生， E-mail月推出了 2400MT/S的2GB DDR4。 2012年9月新思科技公司 （Synopsys）宣布其 Design WareDDR接口 IP產(chǎn)品組合已經(jīng)實現(xiàn)擴(kuò)充，以使其包括了對基于

6、新興的PDR4標(biāo)準(zhǔn)的下一 代SDRAMo同月，Cadence公司也宣布，其 DDR4 SDRAM PHY 和存儲控制器 Design IP的 首批產(chǎn) 品在TSMC的28HPM和28HP技術(shù)工藝上通過驗證 DPR4提供了一系列創(chuàng)新特性 來獲得高 的速度和廣闊的應(yīng)用包括，服務(wù)器、筆記本、臺式機(jī)和消費類產(chǎn)品。因此，研究PDR4的技術(shù)標(biāo)準(zhǔn)，具有十分重要的意義。1 DDR4 與 DDR3 不同之處DPR4 SPRAM 將是下一代電腦和服務(wù)器的內(nèi)存。相比目前的 PPR3 SDRAM, DPR4 內(nèi) 存技術(shù)具有更高的性能、更好的穩(wěn)定性和更低的功耗的優(yōu)勢，進(jìn)步顯著基本特征表 1 是 DDR4 內(nèi)存與 DDR3

7、 內(nèi)存的一些基本參數(shù)對比表1 DDR4與PDR3基本參數(shù)對比Spec itemsDDR3DDR4Speed、 亠Density512Mbp ? 8Gb2Gb ? 16GbVoltageNA(VDP/VPDQ/VPP)NA)VrefExternal (VDD/2)Internal (training)Data IOCTT(34 ohm)POD(34 ohm)# of banks816(4 EG)Page size1KB/1KB/2KB512B/1KB/2KBDDR4內(nèi)存沿襲了 DDR的本質(zhì)架構(gòu)，它的首要任務(wù)就是提升傳輸頻率，其它的很多改迸也都與此息息相關(guān)。DDR4的數(shù)據(jù)傳輸速度比DDR3快了一倍

8、，它的起始數(shù)據(jù)傳輸率為 S, 初期最高值為s,也就是相當(dāng)于最低DDR4-1600.最高DDR4-3200。誇慮到DDR3已經(jīng) 大大超過 了最初設(shè)計的s, PDR4 H后速率繼續(xù)提升的可能性也是非常大的，預(yù)期最高傳輸速率可達(dá)到s3e除了提髙速率以外，降低電壓也是每一代 DDR 內(nèi)存的任務(wù)，這是降低功耗的主要因素 之一。DDR3的電壓標(biāo)準(zhǔn)為，DDR4將標(biāo)準(zhǔn)電壓降低到了，也就是新的 JEDEC P0D12接口標(biāo) 準(zhǔn)(工作電壓)，未來還有望進(jìn)一步下調(diào)。值得一提的是當(dāng)前很多的移動智能終端都已采 用 了的低功耗(女0 LPDDR)內(nèi)存。而下一代產(chǎn)品LPDDR3,將能在現(xiàn)有的基礎(chǔ)上降低35%至40% 的功耗

9、，但它的成本會比 DDR4 高出 40% (LPDDR 產(chǎn)品生產(chǎn)成本更為昂貴 ) 國。此 外， DDR4 還增加了一個的輔助電源 Vpp 來降低電荷充放電時的負(fù)荷。PPR4數(shù)據(jù)總線中的一個顯著變化是參考電壓VREFDQ從外部集成到內(nèi)部，這是與終端截止方案的改變配合改變的。新的終端截止方案放棄原來的從中間抽取終止 CTT (Center Tapped Termination),采取了“偽開漏POD (pseudo open drain)方式。換句話說，在 DOR4 中數(shù)據(jù)總線的終止電壓不是 VDDQ 的一半，而是可以轉(zhuǎn)移終止到等于 VDDQ, 這樣 做可以降低寄生 引腳電容和1/()終端功耗，并

10、且即使VDD電壓降低的情況下也能保證穩(wěn) 定。POD技術(shù)也用 于顯卡內(nèi)存 GDDR5 (Graphics DDR5) 中，有效的降低了功耗。不同于 GDDR5 的是， DDR4 的通 道環(huán)境可以隨著系統(tǒng)架構(gòu)的改變而改變叭 這就需要不同的參考 電壓供選擇，因此把參考電 壓集成到內(nèi)部。DQ0? DQ3中的任意一位可用來表示內(nèi)部參考電壓VwF,根據(jù)供應(yīng)商確定使用哪個 DQ 表示。核心架構(gòu)表 2 PDR4 與 DDR3 的核心架構(gòu)ItemsPPR3DPR4#ofEGPage1 KB(x4/8),size2 KB (x 16)Package 78/96 balls16(x4/8),8(xl6)4(x4/8

11、),2(xl6)512B/x4,llB/x8,2KB/xl6Same as DDR3FBGA pitchTypeModuleSO-240pin/204pinORGX4/8/16/32DIMM/U/R/LRSamc as DDR3284pin/256pinSame as DDR3DDR、DDR2、DDR3分別是2n、4n、8n預(yù)取，每一代都翻一番，但是 PDR4依然停 留在 了 8n預(yù)取上，也就是內(nèi)部數(shù)據(jù)率是外部頻率的1/8。Eank群組結(jié)構(gòu)是一個曲預(yù)取群組 結(jié)構(gòu)，它可以使用兩個或者四個 Bank組，這允許DPR4內(nèi)存在每個Bank群組單獨被激 活、讀 取、寫入或刷新操作，這樣可以帶來更高的內(nèi)存

12、和帶寬，尤其是在小容量內(nèi)存顆粒的時候。PPR4的單個內(nèi)存顆粒容量為2Gb-16Gb, PDR3M高為8Gb。同時提供了三種數(shù)據(jù)寬 度:X4,X8016o DPR3里的所有Bank都是共亭1/0柵極結(jié)構(gòu)的，DPR4則進(jìn)行了分組 優(yōu)化調(diào)度，不 同分組之間的寫入-讀取轉(zhuǎn)換速度會更快。DDR3有8個bank, DDR4在X4/X8下有16個bank, 分為4個bank組，每個組 4個bank。X16下有8個bank, 2個 bank組，每組 4個bank。在不提髙突發(fā)長度的前提下，Bank組結(jié)構(gòu)對于提高數(shù)率非常重要。按照之前的慣例，DDR內(nèi)存的突發(fā)長度總是比前一代提髙一倍。它來自于這樣一個事實，內(nèi)存的

13、核心操作周 期基本固定在5ns。通過雙倍預(yù)取數(shù)據(jù)和突發(fā)長度，DDR3的數(shù)率從DPR2的8()()MT/s提髙 為 1600MT/SO但是，突發(fā)長度提到16時，對大多數(shù)系統(tǒng)而言都太長了。因此， DPR4采用Tbaiik 組的結(jié)構(gòu)，如果不采用bank組的交叉訪問，DPR4的最高帶寬將無法實現(xiàn)。在相同的頻率下訪問不同的bank組中的bank,命令時間間隔 command to command (CCL)將比訪 問同一個 bank組 中的bank減小一半冋。功能特性表3 PPR4的功能特性ItemsPDR4NoteCMDencodingVKeep pin counttrainingCALPowerIn

14、ternal DQVSpccd/PowcrVrefLow PowerVPowerArray SelfRefreshTemperatureVPowerControlledAuto RefreshCA parityVReliabilitycheckCRCVReliability,PowerMax powersaving2tCKVSpeedpreambleGear downVSpeedmodePer DRAMVPowcr/SpeedAddressabilityMPR readoutVrj()F)T ControlVSpeedFinegranularityrefreshVPower/Efficienc

15、yScanSingle loadVPower/SpeedstackingFast SR exitVE fficicncyAnd more ?注：“V代表valid o正常和動態(tài)的()DT：改進(jìn)ODT協(xié)議，并且采用新的Park Mode模式可以允許正常終結(jié) 和 動態(tài)吸入終結(jié)，而不需要去驅(qū)動()DT Pin。數(shù)據(jù)總線倒置(DE1):可降低K)功耗并且通過降低同時切換輸岀SS() (Simultaneous SwitchOutput)提升數(shù)據(jù)信號完整性。用PBl.n信號標(biāo)志傳輸數(shù)據(jù)是否翻轉(zhuǎn)：PBI_n為低表 示數(shù)據(jù)在 PPR4中已經(jīng)翻轉(zhuǎn)過，為高則表示沒有翻轉(zhuǎn)是原數(shù)據(jù)。寫操作 DE1有效時，內(nèi)存 翻轉(zhuǎn)

16、輸入的 數(shù)據(jù)。讀操作DEI有效時，此時必須有數(shù)據(jù)第0位上的一個字節(jié)值大于4,才翻轉(zhuǎn)數(shù)據(jù)，否 則不翻轉(zhuǎn)代GPPR5 PRAM中也使用T OB :技術(shù)，但是，具體細(xì)節(jié)和需求不同。作為主存，面積和電流降低對比于成本高的 GPPRSDRAM而言更重要。為了保證數(shù)據(jù)即使在高頻下的穩(wěn)定傳輸，DPR4采用了雙重錯誤檢測方案，即針對數(shù)據(jù)通道的CRC (cyclic redundancy cheek)循環(huán)冗余校驗方案和針對命令地址通道的CA(Command/Address) Parity奇偶校驗。新的數(shù)據(jù)總線循環(huán)冗余校驗技術(shù)在寫操作時支持，在讀操作時不支持。寫入CRC可以在DDR4數(shù)據(jù)總線上提供實時的錯誤檢測，

17、保證數(shù)據(jù)傳 送的 完整性，特別對非ECC內(nèi)存進(jìn)行寫入操作時有幫助。在 PPR4內(nèi)存中，CRC是基于72比特、突發(fā)長度固定為8的，這72比特由64位突發(fā)數(shù)據(jù)加上8位CRC組成。通過設(shè)置模 式寄存器，QRC編碼被加到突發(fā)數(shù)揭的末尾。DDR4并不是第一個使用CRC方案的內(nèi)存， 在 Graphics DDR PRAM中早就使用了。如果有CRC錯誤，內(nèi)存阻塞寫操作并丟棄數(shù)據(jù)宀。通過MR5使能奇偶校驗功能。奇偶校驗會帶來延時，延時由MRS配置。通過設(shè)置模式寄存器可以讓 DEI 引腳為 DM 引腳。PPR4用ALERT.n引腳標(biāo)記CRC錯誤和命令地址奇偶校驗錯誤。在錯誤之后，ALERT_n 信號變低，經(jīng)過內(nèi)

18、部一段時間后恢復(fù)成髙。模組架構(gòu)方面的改變表 4 PDR3 與 DDR4 模組架構(gòu)ItemsDDR3DPR4DIMM Pin240 pin 204284 pin 256C()unt(PinpinpinPitch)PCB BottomFlatStep&RampEdgePIMMWidthDIMMThicknessData Buffer 1 Buffer9 BuffersDDR3、DDR4內(nèi)存條外觀相同的有：內(nèi)存顆粒封裝形式、DIMM類型。PPR4拓?fù)浣Y(jié)構(gòu)也將有改進(jìn)，它放棄了每 channel連多個DIMM的結(jié)構(gòu)，而采用P1MM和 channel之間的點對點連接。PPR4內(nèi)存的DIMM針腳數(shù)是284,

19、對應(yīng)于DDR2/DDR3內(nèi)存的24()針。同時針腳間距 變成 取代，更緊湊。DIMM內(nèi)存條的長度維持不變，高度從略微增加到，這使得信號布線更容易。內(nèi)存條厚度也提高了，從原來的變成，主要是信號層的數(shù)量增多了。寬度多了從至嘰內(nèi)存條上的數(shù)據(jù)還從也從1個大幅增加到了 9個心。2 DDR4的新技術(shù)特性除了上述與DPR3對比的性能以外，ODR4還有如下一些新技術(shù)特性由:1/4。? MR3 新增了設(shè)置細(xì)粒度刷新模式，刷新時間間隔可為原來的 1/2 、?支持最大化節(jié)約功耗模式，進(jìn)入該模式后， DDR4 不需要保證數(shù)據(jù)保留或響應(yīng)任何外 部命令。? HPR4 內(nèi)存容量大于等于 8Gb 時，在 X16 下，從任意狀

20、態(tài)，使能 TEN ( 連接測試使 能 位) 后，進(jìn)入邊界掃描測試狀態(tài)。? DM/PBI/TDQS 共用同一個引腳。寫操作時： DM/DE1 都可以使用，但是不能同時 使 用。讀操作時：只有 DEI 可使用。 TPQS 功能被允許后， DM/PBI 不可使用。?支持命令 / 地址延遲模式 CAL (Command Address Latency), 來節(jié)約功耗。 CAL 是CS_n 有效至 CMD/ADDR 有效之間的時鐘周期，它給 DDR4 時間在命令發(fā)出之前使能命令 地 址接收器。一旦命令地址被鎖存之后，接收器即可釋放。對于連續(xù)命令，OPR4 會讓接收 器在發(fā)送命令序列期間一直有效。? DD

21、R3 模式寄存器有 4 個，而 DPR4 的模式寄存器變成 7 個，通過 BG() 、BG1、BA()、BA1來選擇。與DDR3不同，在上電和復(fù)位初始化時，為了防止 DRAM功能錯誤， 給 模式寄存器設(shè)置了默認(rèn)值。有些模式寄存器配置會影響到當(dāng)前輸入地址、命令、控制功能 等，這些情況下，下一個 MRS 命令可以在當(dāng)前 MRS 命令完成以后發(fā)出，而不必適從 tMRD 的限制。有些功能要耗時大于 tM()D, 這種類型的 MRS 不適從 IMOD 限制，它們有自己獨 立 的 MRS 步驟。?DDR4的命令編碼：雖然DPR4操作基本與DPR3 一致，但是在命令格式上相對于以 前幾代的SDRAM,它做了

22、一個主要的改變。用新的命令信號ACT_n為低來表示激活(行打開）命令。以前DDR3通過/RAS=L,/CAS=H and /WE= H組合一起定義激活命令的方式 將不 再采用，只需要用 ACT_n 來標(biāo)示即可，為低時激活命令有效。?預(yù)期DDR4的存儲密度會提高，TSV. 3D堆疊工藝也成了 P0R4的一個關(guān)鍵要素， 可在 單個信號載入中堆疊最多八個內(nèi)存設(shè)備，用片選信號CO、Cl、C2 來選擇堆疊的芯片。3結(jié)束語PPR4技術(shù)標(biāo)準(zhǔn)的發(fā)布是下一代 DRAM生產(chǎn)的里程碑，本文結(jié)合JEDEC標(biāo)準(zhǔn)對PDR4迸行 了系統(tǒng)初步的分析，更高的性能、更低的功耗使PPR4成為下一代企業(yè)和消費者產(chǎn)品 有吸引力的存儲器解決方案。盡管三星、海力士、美光等廠商之前都已經(jīng)陸續(xù)造出了不同規(guī) 格的 DPR4 內(nèi)存樣品，但這次最終標(biāo)準(zhǔn)的發(fā)布將促使他們擴(kuò)大生產(chǎn)。據(jù)市場分析組織 iSuppli 預(yù)計 到 2014 年 DDR4 將獲得較大市場份額， 2015 年應(yīng)該會占到所有售出的 DRAM 的 一半，成為 內(nèi)存市場的主力軍。參考文獻(xiàn)1? Kyomin Sohn, Tacsik Na, Indal Song, Yong Shim, Wonil Bac, Saiighcc Kan 出 Dongsu Le