eda技術(shù)與vhdl第四版課后答案

1、eda技術(shù)與vhdl第四版課后答案【篇一：eda技術(shù)實用教程（第五版）習(xí)題答案（第110章）-潘】ss=txt1習(xí)題1-1eda技術(shù)與asic設(shè)計和fpga開發(fā)有什么關(guān)系？fpga在asic設(shè)計中有什么用途？p34eda技術(shù)與asic設(shè)計和fpga開發(fā)有什么關(guān)系？答：利用eda技術(shù)進(jìn)行電子系統(tǒng)設(shè)計的最后目標(biāo)是完成專用集成電路asic的設(shè)計和實現(xiàn)；fpga和cpld是實現(xiàn)這一途徑的主流器件。fpga和cpld的應(yīng)用是eda技術(shù)有機(jī)融合軟硬件電子設(shè)計技術(shù)、soc（片上系統(tǒng)）和asic設(shè)計，以及對自動設(shè)計與自動實現(xiàn)最典型的詮釋。fpga在asic設(shè)計中有什么用途？答：fpga和cpld通常也被稱為可

2、編程專用ic,或可編程asic。fpga實現(xiàn)asic設(shè)計的現(xiàn)場可編程器件。1-2與軟件描述語言相比，vhdl有什么特點?p46答：編譯器將軟件程序翻譯成基于某種特定cpu的機(jī)器代碼，這種代碼僅限于這種cpu而不能移植，并且機(jī)器代碼不代表硬件結(jié)構(gòu)，更不能改變cpu的硬件結(jié)構(gòu)，只能被動地為其特定的硬件電路結(jié)構(gòu)所利用。綜合器將vhdl程序轉(zhuǎn)化的目標(biāo)是底層的電路結(jié)構(gòu)網(wǎng)表文件，這種滿足vhdl設(shè)計程序功能描述的電路結(jié)構(gòu)，不依賴于任何特定硬件環(huán)境具有相對獨立性。綜合器在將vhdl（硬件描述語言）表達(dá)的電路功能轉(zhuǎn)化成具體的電路結(jié)構(gòu)網(wǎng)表過程中，具有明顯的能動性和創(chuàng)造性，它不是機(jī)械的一一對應(yīng)式的“翻譯”，而是根

3、據(jù)設(shè)計庫、工藝庫以及預(yù)先設(shè)置的各類約束條件，選擇最優(yōu)的方式完成電路結(jié)構(gòu)的設(shè)計。3什么是綜合?有哪些類型?綜合在電子設(shè)計自動化中的地位是什么?p6什么是綜合?答：在電子設(shè)計領(lǐng)域中綜合的概念可以表示為：將用行為和功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)換為低層次的便于具體實現(xiàn)的模塊組合裝配的過程。有哪些類型？答：（1）從自然語言轉(zhuǎn)換到vhdl語言算法表示，即自然語言綜合。從算法表示轉(zhuǎn)換到寄存器傳輸級（registertransportlevel，rtl），即從行為域到結(jié)構(gòu)域的綜合，即行為綜合。從rtl級表示轉(zhuǎn)換到邏輯門（包括觸發(fā)器）的表示，即邏輯綜合。（4）從邏輯門表示轉(zhuǎn)換到版圖表示（asic設(shè)計），或轉(zhuǎn)換到fp

4、ga的配置網(wǎng)表文件，可稱為版圖綜合或結(jié)構(gòu)綜合。綜合在電子設(shè)計自動化中的地位是什么?答：是核心地位（見圖1-3）。綜合器具有更復(fù)雜的工作環(huán)境，綜合器在接受vhdl程序并準(zhǔn)備對其綜合前，必須獲得與最終實現(xiàn)設(shè)計電路硬件特征相關(guān)的工藝庫信息，以及獲得優(yōu)化綜合的諸多約束條件信息；根據(jù)工藝庫和約束條件信息，將vhdl程序轉(zhuǎn)化成電路實現(xiàn)的相關(guān)信息。1-4在eda技術(shù)中，自頂向下的設(shè)計方法的重要意義是什么?p810答：在eda技術(shù)應(yīng)用中，自頂向下的設(shè)計方法，就是在整個設(shè)計流程中各設(shè)計環(huán)節(jié)逐步求精的過程。1-5ip在eda技術(shù)的應(yīng)用和發(fā)展中的意義是什么?p2325答：ip核具有規(guī)范的接口協(xié)議，良好的可移植與可測

5、試性，為系統(tǒng)開發(fā)提供了可靠的保證。1-6敘述eda的fpga/cpld設(shè)計流程，以及涉及的eda工具及其在整個流程中的作用。（p1214）答：1設(shè)計輸入（原理圖/hdl文本編輯）（eda設(shè)計輸入器將電路系統(tǒng)以一定的表達(dá)方式輸入計算機(jī)）；2綜合（eda綜合器就是將電路的高級語言（如行為描述）轉(zhuǎn)換成低級的，可與fpga/cpld的基本結(jié)構(gòu)相映射的網(wǎng)表文件或程序。）；3適配（eda適配器的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件，如jedec、jam格式的文件。）；4時序仿真（eda時序仿真器就是接近真實器件運行特性的仿真，仿真文件中已包含了器件硬件特性參數(shù)，因而

6、，仿真精度高。）與功能仿真（eda功能仿真器直接對vhdl、原理圖描述或其他描述形式的邏輯功能進(jìn)行測試模擬,以了解其實現(xiàn)的功能是否滿足原設(shè)計的要求，仿真過程不涉及任何具體器件的硬件特性。）；5編程下載（eda編程下載把適配后生成的下載或配置文件，通過編程器或編程電纜向fpga或cpld下載，以便進(jìn)行硬件調(diào)試和驗證（hardwaredebugging）。）；6硬件測試（最后是將含有載入了設(shè)計的fpga或cpld的硬件系統(tǒng)進(jìn)行統(tǒng)一測試，以便最終驗證設(shè)計項目在目標(biāo)系統(tǒng)上的實際工作情況，以排除錯誤，改進(jìn)設(shè)計。其中eda的嵌入式邏輯分析儀是將含有載入了設(shè)計的fpga的硬件系統(tǒng)進(jìn)行統(tǒng)一測試，并將測試波形在

7、pc機(jī)上顯示、觀察和分析。）。2習(xí)題2-1olmc（輸出邏輯宏單元）有何功能？說明gal是怎樣實現(xiàn)可編程組合電路與時序電路的。p3436olmc有何功能？答：olmc單元設(shè)有多種組態(tài)，可配置成專用組合輸出、專用輸入、組合輸出雙向口、寄存器輸出、寄存器輸出雙向口等。說明gal是怎樣實現(xiàn)可編程組合電路與時序電路的?答：gal（通用陣列邏輯器件）是通過對其中的olmc（邏輯宏單元）的編程和三種模式配置（寄存器模式、復(fù)合模式、簡單模式），實現(xiàn)組合電路與時序電路設(shè)計的。2-2什么是基于乘積項的可編程邏輯結(jié)構(gòu)?p3334，40什么是基于查找表的可編程邏輯結(jié)構(gòu)?p4042什么是基于乘積項的可編程邏輯結(jié)構(gòu)?答

8、：gal、cpld之類都是基于乘積項的可編程結(jié)構(gòu)；即包含有可編程與陣列和固定的或陣列的pal（可編程陣列邏輯）器件構(gòu)成。什么是基于查找表的可編程邏輯結(jié)構(gòu)？答：fpga（現(xiàn)場可編程門陣列）是基于查找表的可編程邏輯結(jié)構(gòu)。2-3fpga系列器件中的lab有何作用?p4244答：fpga（cyclone/cycloneii）系列器件主要由邏輯陣列塊lab、嵌入式存儲器塊（eab）、i/o單元、嵌入式硬件乘法器和pll等模塊構(gòu)成；其中l(wèi)ab（邏輯陣列塊）由一系列相鄰的le（邏輯單元）構(gòu)成的;fpga可編程資源主要來自邏輯陣列塊lab。2-4與傳統(tǒng)的測試技術(shù)相比，邊界掃描技術(shù)有何優(yōu)點?p4750答：使用b

9、st（邊界掃描測試）規(guī)范測試，不必使用物理探針，可在器件正常工作時在系統(tǒng)捕獲測量的功能數(shù)據(jù)。克服傳統(tǒng)的外探針測試法和“針床”夾具測試法來無法對ic內(nèi)部節(jié)點無法測試的難題。2-5解釋編程與配置這兩個概念。p5156答：編程：基于電可擦除存儲單元的eeprom或flash技術(shù)。cpld一股使用此技術(shù)進(jìn)行編程。cpld被編程后改變了電可擦除存儲單元中的信息，掉電后可保存。電可擦除編程工藝的優(yōu)點是編程后信息不會因掉電而丟失，但編程次數(shù)有限，編程的速度不快。配置：基于sram查找表的編程單元。編程信息是保存在sram中的，sram在掉電后編程信息立即丟失，在下次上電后，還需要重新載入編程信息。大部分fp

10、ga采用該種編程工藝。該類器件的編程一般稱為配置。對于sram型fpga來說，配置次數(shù)無限，且速度快；在加電時可隨時更改邏輯；下載信息的保密性也不如電可擦除的編程。6請參閱相關(guān)資料，并回答問題：按本章給出的歸類方式，將基于乘積項的可編程邏輯結(jié)構(gòu)的pld器件歸類為cpld；將基于查找表的可編程邏輯結(jié)構(gòu)的pld器什歸類為fpga,那么，apex系列屬于什么類型pld器件？maxii系列又屬于什么類型的pld器件?為什么?p4751答：apex(advancedlogicelementmatrix)系列屬于fpga類型pld器件；編程信息存于sram中。maxii系列屬于cpld類型的pld器件；編

11、程信息存于eeprom中。3習(xí)題3-1說明端口模式inout和buffer有何異同點。p60inout:具有三態(tài)控制的雙向傳送端口buffer:具有輸出反饋的單向東湖出口。2畫出與以下實體描述對應(yīng)的原理圖符號元件:entitybuf3sis-實體1:三態(tài)緩沖器port(input:instd_logic;-輸入端enable:instd_logic;-使能端output:outstd_logic);-輸出端endbuf3s;entitymux21is-實體2:2選1多路選擇器port(in0,in1,sel:instd_logic;output:outstd_logic);3-3試分別用if_

12、then語句和case語句的表達(dá)方式寫出此電路的vhdl程序,選擇控制信號s1和s0的數(shù)據(jù)類型為std_logic_vector;當(dāng)s1=?0?jS0=?0?；s1=?0?jS0=?1?；s1=?1?jS0=?0?和s1=?1?,s0=?1?時，分另U執(zhí)行y=a、y=b、y=c、y=d。解1：用if_then語句實現(xiàn)4選1多路選擇器libraryieee;useieee.std_logic_1164.all;entitymux41isport(a,b,c,d:instd_logic;s0:instd_logic;s1:instd_logic;y:outstd_logic);endentitym

13、ux41;architectureif_mux41ofmux41issignals0s1:std_logic_vector(1downto0);-定義標(biāo)準(zhǔn)邏輯位矢量數(shù)據(jù)begins0s1=s1s0;-s1相并s0,即si與s0并置操作process(s0s1,a,b,c,d)beginifs0s1=00theny=a;elsifs0s1=01theny=b;elsifs0s1=10theny=c;elsey=d;endif;endprocess;endarchitectureif_mux41;-解2：用case語句實現(xiàn)4選1多路選擇器libraryieee;useieee.std_logic_

14、1164.all;entitymux41isport(a,b,c,d:instd_logic;s0:instd_logic;s1:instd_logic;y:outstd_logic);endentitymux41;architecturecase_mux41ofmux41issignals0s1:std_logic_vector(1downto0);-定義標(biāo)準(zhǔn)邏輯位矢量數(shù)據(jù)類型begins0s1=s1s0;-s1相并s0,即si與s0并置操作process(s0s1,a,b,c,d)begincases0s1is-類似于真值表的case語句=y=y=y=ywhen00when01when10

15、when11=a;=b;=c;=d;whenothers=null;endcase;endprocess;,=Jendarchitecturecase_mux41;3-4給出1位全減器的vhdl描述；最終實現(xiàn)8位全減器。要求：1）首先設(shè)計1位半減器,然后用例化語句將它們連接起來,圖4-20中h_suber是半減器,diff是輸出差(diff=x-y),s_out是借位輸出(s_out=1,xy),sub_in是借位輸入。xinyinacbdiff_out圖3-18全減器結(jié)構(gòu)圖-解(1.1)：實現(xiàn)1位半減器h_suber(diff=x-y；s_out=1,xy)libraryieee;-半減器描

16、述(1):布爾方程描述方法useieee.std_logic_1164.all;entityh_suberisport(x,y:instd_logic;diff,s_out:outstd_logic);endentityh_suber;architecturehs1ofh_suberisbegindiff=xxor(noty);s_out=(notx)andy;endarchitecturehs1;-解(1.2)：采用例化實現(xiàn)圖4-20的1位全減器libraryieee;-1位二進(jìn)制全減器順層設(shè)計描述useieee.std_logic_1164.all;entityf_suberisport(

17、xin,yin,sub_in:instd_logic;sub_out,diff_out:outstd_logic);endentityf_suber;architecturefs1off_suberiscomponenth_suber-調(diào)用半減器聲明語句port(x,y:instd_logic;diff,s_out:outstd_logic);endcomponent;signala,b,c:std_logic;-定義1個信號作為內(nèi)部的連接線。beginu1:h_suberportmap(x=xin,y=yin,diff=a,s_out=b);u2:h_suberportmap(x=a,y=s

18、ub_in,diff=diff_out,s_out=c);sub_out=corb;endarchitecturefs1;(2)以1位全減器為基本硬件,構(gòu)成串行借位的8位減法器,要求用例化語句來完成此項設(shè)計(減法運算是x-y-sun_in=difft)?！酒篹da技術(shù)使用教程vhdl（第四版）課后答案一潘松版】a技術(shù)與asic設(shè)計和fpga開發(fā)有什么關(guān)系?p34答：利用eda技術(shù)進(jìn)行電子系統(tǒng)設(shè)計的最后目標(biāo)是完成專用集成電路asic的設(shè)計和實現(xiàn)；fpga和cpld是實現(xiàn)這一途徑的主流器件。fpga和cpld通常也被稱為可編程專用ic,或可編程asic。fpga和cpld的應(yīng)用是eda技術(shù)有機(jī)

19、融合軟硬件電子設(shè)計技術(shù)、soc（片上系統(tǒng)）和asic設(shè)計，以及對自動設(shè)計與自動實現(xiàn)最典型的詮釋。1-2與軟件描述語言相比，vhdl有什么特點？p6答：編譯器將軟件程序翻譯成基于某種特定cpu的機(jī)器代碼，這種代碼僅限于這種cpu而不能移植,并且機(jī)器代碼不代表硬件結(jié)構(gòu),更不能改變cpu的硬件結(jié)構(gòu)，只能被動地為其特定的硬件電路結(jié)構(gòu)所利用。綜合器將vhdl程序轉(zhuǎn)化的目標(biāo)是底層的電路結(jié)構(gòu)網(wǎng)表文件這種滿足vhdl設(shè)計程序功能描述的電路結(jié)構(gòu)，不依賴于任何特定硬件環(huán)境；具有相對獨立性。綜合器在將vhdl（硬件描述語言）表達(dá)的電路功能轉(zhuǎn)化成具體的電路結(jié)構(gòu)網(wǎng)表過程中,具有明顯的能動性和創(chuàng)造性,它不是機(jī)械的一一對應(yīng)

20、式的“翻譯”,而是根據(jù)設(shè)計庫、工藝庫以及預(yù)先設(shè)置的各類約束條件,選擇最優(yōu)的方式完成電路結(jié)構(gòu)的設(shè)計。l-3什么是綜合?有哪些類型?綜合在電子設(shè)計自動化中的地位是什么?p5什么是綜合?答：在電子設(shè)計領(lǐng)域中綜合的概念可以表示為：將用行為和功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)換為低層次的便于具體實現(xiàn)的模塊組合裝配的過程。有哪些類型？答：從自然語言轉(zhuǎn)換到vhdl語言算法表示，即自然語言綜合。從算法表示轉(zhuǎn)換到寄存器傳輸級（registertransportlevel，rtl），即從行為域到結(jié)構(gòu)域的綜合，即行為綜合。從rtl級表示轉(zhuǎn)換到邏輯門（包括觸發(fā)器）的表示,即邏輯綜合。（4）從邏輯門表示轉(zhuǎn)換到版圖表示（asic設(shè)

21、計），或轉(zhuǎn)換到fpga的配置網(wǎng)表文件，可稱為版圖綜合或結(jié)構(gòu)綜合。綜合在電子設(shè)計自動化中的地位是什么?答：是核心地位（見圖1-3）。綜合器具有更復(fù)雜的工作環(huán)境，綜合器在接受vhdl程序并準(zhǔn)備對其綜合前，必須獲得與最終實現(xiàn)設(shè)計電路硬件特征相關(guān)的工藝庫信息，以及獲得優(yōu)化綜合的諸多約束條件信息；根據(jù)工藝庫和約束條件信息，將vhdl程序轉(zhuǎn)化成電路實現(xiàn)的相關(guān)信息。1-4在eda技術(shù)中，自頂向下的設(shè)計方法的重要意義是什么?p710答：在eda技術(shù)應(yīng)用中，自頂向下的設(shè)計方法，就是在整個設(shè)計流程中各設(shè)計環(huán)節(jié)逐步求精的過程。5ip在eda技術(shù)的應(yīng)用和發(fā)展中的意義是什么?p1112答：ip核具有規(guī)范的接口協(xié)議，良好

22、的可移植與可測試性，為系統(tǒng)開發(fā)提供了可靠的保證。第二章1敘述p1316答：1設(shè)計輸入(原理圖/hdl文本編輯)；2綜合；3適配；4時序仿真與功能仿真；5.編程下載；6.硬件測試。2-2ip是什么？ip與eda技術(shù)的關(guān)系是什么？p2426ip是什么？答：或fpga/cpld中的預(yù)先設(shè)計好的電路功能模塊。ip與eda技術(shù)的關(guān)系是什么？答：ip在eda技術(shù)開發(fā)中具有十分重要的地位；與eda技術(shù)的關(guān)系分有軟ip、固ip、硬ip：軟ip是用vhdl等硬件描述語言描述的功能塊，并不涉及用什么具體電路元件實現(xiàn)這些功能；軟ip通常是以硬件描述語言hdl源文件的形式出現(xiàn)。固ip是完成了綜合的功能塊，具有較大的設(shè)

23、計深度，以網(wǎng)表文件的形式提交客戶使用。硬ip提供設(shè)計的最終階段產(chǎn)品：掩模。2-3敘述asic的設(shè)計方法。p1819答：asic設(shè)計方法,按版圖結(jié)構(gòu)及制造方法分有半定制(semicustom)和全定制(full-custom)兩種實現(xiàn)方法。全定制方法是一種基于晶體管級的，手工設(shè)計版圖的制造方法。半定制法是一種約束性設(shè)計方式，約束的目的是簡化設(shè)計，縮短設(shè)計周期，降低設(shè)計成本，提高設(shè)計正確率。半定制法按邏輯實現(xiàn)的方式不同，可再分為門陣列法、標(biāo)準(zhǔn)單元法和可編程邏輯器件法。2-4fpga/cpld在asic設(shè)計中有什么用途?p16,18答：fpga/cpld在asic設(shè)計中，屬于可編程asic的邏輯器件

24、；使設(shè)計效率大為提高，上市的時間大為縮短。2-5簡述在基于fpga/cpld的eda設(shè)計流程中所涉及的eda工具，及其在整個流程中的作用。p1923答：基于fpga/cpld的eda設(shè)計流程中所涉及的eda工具有：設(shè)計輸入編輯器(作用：接受不同的設(shè)計輸入表達(dá)方式，如原理圖輸入方式、狀態(tài)圖輸入方式、波形輸入方式以及hdl的文本輸入方式。）；hdl綜合器（作用：hdl綜合器根據(jù)工藝庫和約束條件信息，將設(shè)計輸入編輯器提供的信息轉(zhuǎn)化為目標(biāo)器件硬件結(jié)構(gòu)細(xì)節(jié)的信息，并在數(shù)字電路設(shè)計技術(shù)、化簡優(yōu)化算法以及計算機(jī)軟件等復(fù)雜結(jié)體進(jìn)行優(yōu)化處理）；仿真器（作用：行為模型的表達(dá)、電子系統(tǒng)的建模、邏輯電路的驗證及門級系

25、統(tǒng)的測試）；適配器（作用：完成目標(biāo)系統(tǒng)在器件上的布局和布線）；下載器（作用：把設(shè)計結(jié)果信息下載到對應(yīng)的實際器件，實現(xiàn)硬件設(shè)計）。第三章有何功能?說明gal是怎樣實現(xiàn)可編程組合電路與時序電路的。p3436olmc有何功能?組合輸出、專用輸入、組合輸出雙向口、寄存器輸出、寄存器輸出雙向口等。說明gal是怎樣實現(xiàn)可編程組合電路與時序電路的?（通用陣列邏輯器件）是通過對其中的olmc（輸出邏輯宏單元）的編程和三種模式配置（寄存器模式、復(fù)合模式、簡單模式），實現(xiàn)組合電路與時序電路設(shè)計的。3-2什么是基于乘積項的可編程邏輯結(jié)構(gòu)?p3334，40答：gal、cpld之類都是基于乘積項的可編程結(jié)構(gòu)；即包含有可

26、編程與陣列和固定的或陣列的pal（可編程陣列邏輯）器件構(gòu)成。3-3什么是基于查找表的可編程邏輯結(jié)構(gòu)?p4041答：fpga（現(xiàn)場可編程門陣列）是基于査找表的可編程邏輯結(jié)構(gòu)。3-4fpga系列器件中的lab有何作用?p4345答：fpga（cyclone/cycloneii）系列器件主要由邏輯陣列塊lab、嵌入式存儲器塊（eab）、i/o單元、嵌入式硬件乘法器和pll等模塊構(gòu)成；其中l(wèi)ab（邏輯陣列塊）由一系列相鄰的le（邏輯單元）構(gòu)成的；fpga可編程資源主要來自邏輯陣列塊lab。3-5與傳統(tǒng)的測試技術(shù)相比，邊界掃描技術(shù)有何優(yōu)點?p4750答：使用bst（邊界掃描測試）規(guī)范測試，不必使用物理探

27、針，可在器件正常工作時在系統(tǒng)捕獲測量的功能數(shù)據(jù)。克服傳統(tǒng)的外探針測試法和“針床”夾具測試法來無法對ic內(nèi)部節(jié)點無法測試的難題。3-6解釋編程與配置這兩個概念。p58答：編程：基于電可擦除存儲單元的eeprom或flash技術(shù)。cpld一股使用此技術(shù)進(jìn)行編程。cpld被編程后改變了電可擦除存儲單元中的信息，掉電后可保存。電可擦除編程工藝的優(yōu)點是編程后信息不會因掉電而丟失，但編程次數(shù)有限，編程的速度不快。配置：基于sram查找表的編程單元。編程信息是保存在sram中的，sram在掉電后編程信息立即丟失，在下次上電后，還需要重新載入編程信息。大部分fpga采用該種編程工藝。該類器件的編程一般稱為配置

28、。對于sram型fpga來說，配置次數(shù)無限，且速度快；在加電時可隨時更改邏輯；下載信息的保密性也不如電可擦除的編程。3-7請參閱相關(guān)資料，并回答問題：按本章給出的歸類方式，將基于乘積項的可編程邏輯結(jié)構(gòu)的pld器件歸類為cpld；將基于查【篇三：eda技術(shù)課后答案】.1eda的英文全稱是什么？eda的中文含義是什么？答：eda即electronicdesignautomation的縮寫，直譯為：電子設(shè)計自動化。1.2什么叫eda技術(shù)？答：eda技術(shù)有狹義和廣義之分，狹義eda技術(shù)就是以大規(guī)?？删幊踢壿嬈骷樵O(shè)計載體，以硬件描述語言為系統(tǒng)邏輯描述的主要表達(dá)方式，以計算機(jī)、大規(guī)模可編程邏輯器件的開發(fā)

29、軟件及實驗開發(fā)系統(tǒng)為設(shè)計工具，通過有關(guān)的開發(fā)軟件，自動完成用軟件的方式設(shè)計的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡、邏輯分割、邏輯片的適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技術(shù)，或稱為ies/asic自動設(shè)計技術(shù)。綜合及優(yōu)化、邏輯布局布線、邏輯仿真，直至完成對于特定目標(biāo)芯1.3利用eda技術(shù)進(jìn)行電子系統(tǒng)的設(shè)計有什么特點？答：用軟件的方式設(shè)計硬件；用軟件方式設(shè)計的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開發(fā)軟件自動完成的；設(shè)計過程中可用有關(guān)軟件進(jìn)行各種仿真；系統(tǒng)可現(xiàn)場編程，在線升級；整個系統(tǒng)可集成在一個芯片上，體積小、功耗低、可靠性高。1.4從使用的角度來講，eda

30、技術(shù)主要包括幾個方面的內(nèi)容？這幾個方面在整個電子系統(tǒng)的設(shè)計中分別起什么作用？答：eda技術(shù)的學(xué)習(xí)主要應(yīng)掌握四個方面的內(nèi)容：大規(guī)?？删幊踢壿嬈骷?；硬件描述語言；軟件開發(fā)工具；實驗開發(fā)系統(tǒng)。其中，硬件描述語言是重點。對于大規(guī)?？删幊踢壿嬈骷?，主要是了解其分類、基本結(jié)構(gòu)、工作原理、各廠家產(chǎn)品的系列、性能指標(biāo)以及如何選用，而對于各個產(chǎn)品的具體結(jié)構(gòu)不必研究過細(xì)。對于硬件描述語言，除了掌握基本語法規(guī)定外，更重要的是要理解vhdl的三個“精髓”：軟件的強(qiáng)數(shù)據(jù)類型與硬件電路的惟一性、硬件行為的并行性決定了vhdl語言的并行性、軟件仿真的順序性與實際硬件行為的并行性；要掌握系統(tǒng)的分析與建模方法，能夠?qū)⒏鞣N基本語

31、法規(guī)定熟練地運用于自己的設(shè)計中。對于軟件開發(fā)工具，應(yīng)熟練掌握從源程序的編輯、邏輯綜合、邏輯適配以及各種仿真、硬件驗證各步驟的使用。對于實驗開發(fā)系統(tǒng)，主要能夠根據(jù)自己所擁有的設(shè)備，熟練地進(jìn)行硬件驗證或變通地進(jìn)行硬件驗證。1.5什么叫可編程邏輯器件（簡稱pld）？fpga和cpld的中文含義分別是什么？國際上生產(chǎn)fpga/cpld的主流公司，并且在國內(nèi)占有較大市場份額的主要有哪幾家？其產(chǎn)品系列有哪些？其可用邏輯門/等效答：可編程邏輯器件（簡稱pld）是一種由用戶編程以實現(xiàn)某種邏輯功能的新型邏輯器件。fpga和cpld分別是現(xiàn)場可編程門陣列和復(fù)雜可編程邏輯器件的簡稱。國際上生產(chǎn)fpga/cpld的主

32、流公司，并且在國內(nèi)占有市場份額較大的主要是xilinx，altera，lattice三家公司。1.6fpga和cpld各包括幾個基本組成部分？答：fpga在結(jié)構(gòu)上主要分為三個部分，即可編程邏輯單元，可編程輸入/輸出單元和可編程連線三個部分。cpld在結(jié)構(gòu)上主要包括三個部分，即可編程邏輯宏單元，可編程輸入/輸出單元和可編程內(nèi)部連線。fpga/cpld有什么特點？二者在存儲邏輯信息方面有什么區(qū)別？在實際使用中，在什么情況下選用cpld，在什么情況下選用fpga？常用的硬件描述語言有哪幾種？這些硬件描述語言在邏輯描述方面有什么區(qū)別？答：常用的硬件描述語言有vhdl、verilog、abel。vhdl

33、：作為ieee的工業(yè)標(biāo)準(zhǔn)硬件描述語言，在電子工程領(lǐng)域，已成為事實上的通用硬件描述語言;邏輯綜合能力強(qiáng)，適合行為描述。verilog：支持的eda工具較多，適用于rtl級和門電路級的描述，其綜合過程較vhdl稍簡單，但其在高級描述方面不如vhdl。abel：種支持各種不同輸入方式的hdl，被廣泛用于各種可編程邏輯器件的邏輯功能設(shè)計，由于其語言描述的獨立性，因而適用于各種不同規(guī)模的可編程器件的設(shè)計。19目前比較流行的、主流廠家的eda的軟件工具有哪些？這些開發(fā)軟件的主要區(qū)別是什么？答：目前比較流行的、主流廠家的eda的軟件工具有altera的max+plusii、lattice的ispexpert

34、、xilinx的foundationseries。110對于目標(biāo)器件為fpga/cpld的vhdl設(shè)計，其工程設(shè)計包括幾個主要步驟？每步的作用是什么？每步的結(jié)果是什么？答：第一:需要進(jìn)行“源程序的編輯和編譯”用一定的邏輯表達(dá)手段將設(shè)計表達(dá)出來;第二：要進(jìn)行“邏輯綜合”-將用一定的邏輯表達(dá)手段將表達(dá)出來的設(shè)計經(jīng)過一系列的操作，分解成一系列的邏輯電路及對應(yīng)的關(guān)系（電路分解）；第三：要進(jìn)行目標(biāo)器件的“布線/適配”-在選用的目標(biāo)器件中建立這些基本邏輯電路的對應(yīng)關(guān)系（邏輯實現(xiàn)）第四：目標(biāo)器件的編程下載-將前面的軟件設(shè)計經(jīng)過編程變成具體的設(shè)計系統(tǒng)（物理實現(xiàn)）；最后要進(jìn)行硬件仿真/硬件測試-驗證所設(shè)計的系統(tǒng)

35、是否符合要求。同時，在設(shè)計過程中要進(jìn)行有關(guān)“仿真”-模擬有關(guān)設(shè)計結(jié)果與設(shè)計構(gòu)想是否相符。設(shè)計基本流程如圖1-1所1.11名詞解釋：邏輯綜合、邏輯適配、行為仿真、功能仿真、時序仿真。答：邏輯綜合：邏輯綜合器的功能就是將設(shè)計者在eda平臺上完成的針對某個系統(tǒng)項目的hdl、原理圖或狀態(tài)圖形的描述，針對給定硬件結(jié)構(gòu)組件進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級電路甚至更底層的電路描述文件。由此可見，綜合器工作前，必須給定最后實現(xiàn)的硬件結(jié)構(gòu)參數(shù)，它的功能就是將軟件描述與給定硬件結(jié)構(gòu)用某種網(wǎng)表文件的方式聯(lián)系起來。顯然，綜合器是軟件描述與硬件實現(xiàn)的一座橋梁。綜合過程就是將電路的高級語言描述轉(zhuǎn)換成低級的，可與f

36、pga/cpld或構(gòu)成asic的門陣列基本結(jié)構(gòu)相映射的網(wǎng)表文件。邏輯適配：適配器的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，產(chǎn)生最終的下載文件，如jedec格式的文件。適配所選定的目標(biāo)器件（fpga/cpld芯片）必須屬于原綜合器指定的目標(biāo)器件系列。行為仿真：在綜合以前可以先對vhdl所描述的內(nèi)容進(jìn)行行為仿真,即將vhdl設(shè)計源程序直接送到vhdl仿真器中仿真，這就是所謂的vhdl行為仿真。因為此時的仿真只是根據(jù)vhdl的語義進(jìn)行的，與具體電路沒有關(guān)系。功能仿真：僅對vhdl描述的邏輯功能進(jìn)行測試模擬，以了解其實現(xiàn)的功能是否滿足原設(shè)計的要求，仿真過程不涉及具體器件的硬件特性，如延時

37、特性。時序仿真：時序仿真是接近真實器件運行的仿真，仿真過程中已將器件特性考慮進(jìn)去了，因而，仿真精度要高得多。但時序仿真的仿真文件必須來自針對具體器件的布線/適配器所產(chǎn)生的仿真文件。綜合后所得的edif/xnf門級網(wǎng)表文件通常作為fpga布線器或cpld適配器的輸入文件。通過布線/適配的處理后，布線/適配器將生成一個vhdl網(wǎng)表文件，這個網(wǎng)表文件中包含了較為精確的延時信息，網(wǎng)表文件中描述的電路結(jié)構(gòu)與布線/適配后的結(jié)果是一致的。此時，將這個vhdl網(wǎng)表文件送到vhdl仿真器中進(jìn)行仿真，就可以得到精確的時序仿真結(jié)果了2-12-32-42-52-62.731比較常用硬件描述語言vhdl、verilog

38、和abel語言的優(yōu)劣。vhdl：描述語言層次較高，不易控制底層電路，對綜合器的性能要求較高。有多種eda工具選擇，已成為ieee標(biāo)準(zhǔn)。應(yīng)用vhdl進(jìn)行工程設(shè)計的優(yōu)點是多方面的，具體如下：與其他的硬件描述語言相比，vhdl具有更強(qiáng)的行為描述能力。vhdl具有豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計早期，就能查驗設(shè)計系統(tǒng)的功能可行性，隨時可對系統(tǒng)進(jìn)行仿真模擬，使設(shè)計者對整個工程的結(jié)構(gòu)和功能可行性做出判斷。vhdl語句的行為描述能力和程序結(jié)構(gòu)，決定了它具有支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用功能。用vhdl完成一個確定的設(shè)計，可以利用eda工具進(jìn)行邏輯綜合和優(yōu)化，并自動把vhdl描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表(根據(jù)不同的實現(xiàn)芯片)。(5)vhdl對設(shè)計的描述具有相對獨立性。（6）vhdl具有類屬描述語句和子程序調(diào)用等功能，對于完成的設(shè)計，在不改變源程序的條件下，只需改變類屬參量或函數(shù)，就能輕易地改變設(shè)計的規(guī)模和結(jié)構(gòu)。verilog:設(shè)計者需要了解電路的結(jié)構(gòu)細(xì)節(jié)，對綜合器的性能要求較低。有多種eda工具選擇