數(shù)據(jù)選擇器及數(shù)據(jù)分頻器

1、3.3.2 譯碼器的應(yīng)用1、用3線8線譯碼器實(shí)現(xiàn)一位全加器根據(jù)邏輯功能寫出輸出邏輯函數(shù)表達(dá)式，并變換為與非-與非形式。設(shè)A2=Ai，A1=Bi，A0=Ci-11畫出用二進(jìn)制譯碼器和與非門實(shí)現(xiàn)這些函數(shù)的接線圖。22、 3線8線譯碼器（ 74LS138 ）的級(jí)聯(lián)擴(kuò)展33.3.5 1路-4路數(shù)據(jù)分配器由地址碼決定將輸入數(shù)據(jù)送給哪路輸出。真值表邏輯表達(dá)式地址變量輸入數(shù)據(jù)將1個(gè)輸入數(shù)據(jù)傳送到多個(gè)輸出端4集成數(shù)據(jù)分配器把二進(jìn)制譯碼器的使能端作為數(shù)據(jù)輸入端，二進(jìn)制代碼輸入端作為地址碼輸入端，則帶使能端的二進(jìn)制譯碼器就是數(shù)據(jù)分配器。由74LS138構(gòu)成的1路-8路數(shù)據(jù)分配器數(shù)據(jù)輸入端地址輸入端STB=D或ST

2、C=D，實(shí)現(xiàn)原碼輸出；STA=D，實(shí)現(xiàn)反碼輸出5本節(jié)小結(jié) 數(shù)據(jù)分配器的邏輯功能是將1個(gè)輸入數(shù)據(jù)傳送到多個(gè)輸出端，具體傳送到哪一個(gè)輸出端，是由一組選擇控制信號(hào)確定。 數(shù)據(jù)分配器就是帶選通控制端即使能端的二進(jìn)制譯碼器。只要在使用中，把二進(jìn)制譯碼器的選通控制端當(dāng)作數(shù)據(jù)輸入端，二進(jìn)制代碼輸入端當(dāng)作選擇控制端就可以了。 數(shù)據(jù)分配器經(jīng)常和數(shù)據(jù)選擇器一起構(gòu)成數(shù)據(jù)傳送系統(tǒng)。其主要特點(diǎn)是可以用很少幾根線實(shí)現(xiàn)多路數(shù)字信息的分時(shí)傳送。 把代碼狀態(tài)的特定含義翻譯出來的過程稱為譯碼，實(shí)現(xiàn)譯碼操作的電路稱為譯碼器。實(shí)際上譯碼器就是把一種代碼轉(zhuǎn)換為另一種代碼的電路。 譯碼器分二進(jìn)制譯碼器、十進(jìn)制譯碼器及字符顯示譯碼器，各種

3、譯碼器的工作原理類似，設(shè)計(jì)方法也相同。 二進(jìn)制譯碼器能產(chǎn)生輸入變量的全部最小項(xiàng)，而任一組合邏輯函數(shù)總能表示成最小項(xiàng)之和的形式，所以，由二進(jìn)制譯碼器加上或門即可實(shí)現(xiàn)任何組合邏輯函數(shù)。63.3.5 4選1數(shù)據(jù)選擇器真值表邏輯表達(dá)式地址變量輸入數(shù)據(jù)由地址碼決定從路輸入中選擇哪路輸出。4.5 數(shù)據(jù)選擇器從多路輸入數(shù)據(jù)中選擇一路輸出7集成雙4選1數(shù)據(jù)選擇器CC74HC153選通控制端ST為低電平有效，即ST=0時(shí)芯片被選中，處于工作狀態(tài)；ST=1時(shí)芯片被禁止，Y=0。8集成8選1數(shù)據(jù)選擇器CC74HCT1513.3.5 8選1數(shù)據(jù)選擇器9CC74HCT151的真值表103.4 數(shù)據(jù)選擇器的應(yīng)用基本原理數(shù)

4、據(jù)選擇器的主要特點(diǎn)：（1）具有標(biāo)準(zhǔn)與或表達(dá)式的形式。即：（2）提供了地址變量的全部最小項(xiàng)。（3）一般情況下，Di可以當(dāng)作一個(gè)變量處理。因?yàn)槿魏谓M合邏輯函數(shù)總可以用最小項(xiàng)之和的標(biāo)準(zhǔn)形式構(gòu)成。所以，利用數(shù)據(jù)選擇器的輸入Di來選擇地址變量組成的最小項(xiàng)mi，可以實(shí)現(xiàn)任何所需的組合邏輯函數(shù)。11基本步驟確定數(shù)據(jù)選擇器確定地址變量 2 1 n個(gè)地址變量的數(shù)據(jù)選擇器，不需要增加門電路，最多可實(shí)現(xiàn)n1個(gè)變量的函數(shù)。3個(gè)變量，選用4選1數(shù)據(jù)選擇器。A1=A、A0=B邏輯函數(shù) 1 選用CC74HC153 2 CC74HC153有兩個(gè)地址變量。12求Di 3 （1）公式法函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式：4選1數(shù)據(jù)選擇器輸出信

5、號(hào)的表達(dá)式：比較L和Y，得： 3 13畫連線圖 4 4 14求Di的方法（2）真值表法C=時(shí)L=，故D0=CL=0，故D2=0L=1，故D3=1C=0時(shí)1故D1=C15求Di的方法（3）卡諾圖法D0D1D3D216用數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù)：例選用8選1數(shù)據(jù)選擇器CC74HCT151設(shè)A2=A、A1=B、A0=C求DiD0=DD2=1D6=1D4=DD1=DD3=0D7=0D5=117畫連線圖18本節(jié)小結(jié) 數(shù)據(jù)選擇器是能夠從來自不同地址的多路數(shù)字信息中任意選出所需要的一路信息作為輸出的組合電路，至于選擇哪一路數(shù)據(jù)輸出，則完全由當(dāng)時(shí)的選擇控制信號(hào)決定。 數(shù)據(jù)選擇器具有標(biāo)準(zhǔn)與或表達(dá)式的形式，提供了地址變

6、量的全部最小項(xiàng)，并且一般情況下，Di可以當(dāng)作一個(gè)變量處理。因?yàn)槿魏谓M合邏輯函數(shù)總可以用最小項(xiàng)之和的標(biāo)準(zhǔn)形式構(gòu)成。所以，利用數(shù)據(jù)選擇器的輸入Di來選擇地址變量組成的最小項(xiàng)mi，可以實(shí)現(xiàn)任何所需的組合邏輯函數(shù)。 用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯函數(shù)的步驟：選用數(shù)據(jù)選擇器確定地址變量求Di畫連線圖。194.6 數(shù)值比較器4.6.1 1位數(shù)值比較器4.6.2 4位數(shù)值比較器4.6.3 數(shù)值比較器的位數(shù)擴(kuò)展20 用來完成兩個(gè)二進(jìn)制數(shù)的大小比較的邏輯電路稱為數(shù)值比較器，簡(jiǎn)稱比較器。 1位數(shù)值比較器設(shè)AB時(shí)L11；AB時(shí)L21；AB時(shí)L31。得1位數(shù)值比較器的 真值表。邏輯表達(dá)式邏輯圖21 4位數(shù)值比較器四位數(shù)值比

7、較器CT74LS85功能表2223 比較器的級(jí)聯(lián)集成數(shù)值比較器24串聯(lián)擴(kuò)展TTL電路：最低4位的級(jí)聯(lián)輸入端I（AB）、 I（AB)必須預(yù)置為1 ，最低4位的級(jí)聯(lián)輸入端I(AB)和I(A=B)須預(yù)置為0、1。25并聯(lián)擴(kuò)展26本節(jié)小結(jié) 在各種數(shù)字系統(tǒng)尤其是在計(jì)算機(jī)中，經(jīng)常需要對(duì)兩個(gè)二進(jìn)制數(shù)進(jìn)行大小判別，然后根據(jù)判別結(jié)果轉(zhuǎn)向執(zhí)行某種操作。用來完成兩個(gè)二進(jìn)制數(shù)的大小比較的邏輯電路稱為數(shù)值比較器，簡(jiǎn)稱比較器。在數(shù)字電路中，數(shù)值比較器的輸入是要進(jìn)行比較的兩個(gè)二進(jìn)制數(shù)，輸出是比較的結(jié)果。 利用集成數(shù)值比較器的級(jí)聯(lián)輸入端，很容易構(gòu)成更多位數(shù)的數(shù)值比較器。數(shù)值比較器的擴(kuò)展方式有串聯(lián)和并聯(lián)兩種。擴(kuò)展時(shí)需注意TTL

8、電路與CMOS電路在連接方式上的區(qū)別。271、產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)的原因在組合電路中，當(dāng)輸入信號(hào)的狀態(tài)改變時(shí)，輸出端可能會(huì)出現(xiàn)不正常的干擾信號(hào)，使電路產(chǎn)生錯(cuò)誤的輸出，這種現(xiàn)象稱為競(jìng)爭(zhēng)冒險(xiǎn)。產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)的原因：主要是門電路的延遲時(shí)間產(chǎn)生的。干擾信號(hào)4.7 組合電路中的競(jìng)爭(zhēng)冒險(xiǎn)1型冒險(xiǎn)0型冒險(xiǎn)28代數(shù)法邏輯函數(shù)表達(dá)式在一定的條件下可化簡(jiǎn)為: Y=A+A(產(chǎn)生0型冒險(xiǎn)) Y=AA (產(chǎn)生1型冒險(xiǎn))如 將出現(xiàn)0型冒險(xiǎn)2、競(jìng)爭(zhēng)冒險(xiǎn)的判別方法0型冒險(xiǎn)1型冒險(xiǎn)卡諾圖法 293、消除競(jìng)爭(zhēng)冒險(xiǎn)的方法有圈相切，則有0型競(jìng)爭(zhēng)冒險(xiǎn)1、增加冗余項(xiàng)，消除競(jìng)爭(zhēng)冒險(xiǎn)302、引入選通脈沖3、輸出端并接濾波電容31組合邏輯電路：輸出僅由當(dāng)前的輸入狀態(tài)決定，與電路原有狀態(tài)無關(guān)；電路結(jié)構(gòu)中無反饋環(huán)路（無記憶）邏輯表達(dá)式323.2 組合邏輯電路的分析方法邏輯圖邏輯表達(dá)式 1 1 最簡(jiǎn)與或表達(dá)式化簡(jiǎn) 2 2 從輸入到輸出逐級(jí)寫出33最簡(jiǎn)與或表達(dá)式 3 真值表 3 4 電路的邏輯功能當(dāng)輸入A、B、C中有2個(gè)或3個(gè)為1時(shí)，輸出Y為1，否則輸出Y為0。所以這個(gè)電路實(shí)際上是一種3人表決用的組合電路：只要有2票或3