集成電子學(xué)課件

1、集成電子學(xué)電子科技大學(xué)微固學(xué)院課程介紹教師：陳勇 83206779 計算機(jī)學(xué)院一樓東112 趙建民 83202193 教材：納米CMOS器件 甘學(xué)溫 黃如 劉曉彥 張興 編著 2004年 科學(xué)出版社出版 超大規(guī)模集成物理學(xué)導(dǎo)論童勤義編著 1989年 電子工業(yè)出版社主要內(nèi)容超大規(guī)模集成導(dǎo)論縮小到納米尺度CMOS器件面臨的挑戰(zhàn)納米CMOS器件中的柵工程納米CMOS器件的溝道工程和超淺結(jié)技術(shù)新型納米CMOS器件一、集成電路的發(fā)展 自從1958年集成電路誕生以來，經(jīng)歷了小規(guī)模（SSI）、中規(guī)模（MSI）、大規(guī)模（LSI）的發(fā)展過程，目前已進(jìn)入超大規(guī)模（VLSI）和甚

2、大規(guī)模集成電路（ULSI）階段，是一個“system on a chip”（SOC)的時代。第一代16位的8086芯片中，共容納了約2.8萬個晶體管。32位以上的586級計算機(jī)微處理器，如“奔騰”芯片內(nèi)的晶體管數(shù)目則高達(dá)500萬以上。目前商業(yè)化半導(dǎo)體芯片的線寬為0.180.35m，今后發(fā)展的趨勢是0.15m甚至0.1m以下。 集成電路工藝的發(fā)展特點(diǎn)九十年代以來，集成電路工藝發(fā)展非常迅速，已從亞微米(0.5到1微米)進(jìn)入到深亞微米(小于0.5微米)，進(jìn)而進(jìn)入到超深亞微米(小于0.25微米)。其主要特點(diǎn)： 特征尺寸越來越小 芯片尺寸越來越大 單片上的晶體管數(shù)越來越多 時鐘速度越來越快 電源電壓越來

3、越低 布線層數(shù)越來越多 I/O引線越來越多21世紀(jì)的微電子技術(shù)微電子芯片科技前沿1.芯片線寬極限: 0.035 (35納米) 1）市售奔4芯片,用的是0.09 技術(shù), 紫外線波長0.193, 2）目前上海中芯公司(與臺灣合作)即為0.25 水平。. 3）英特爾公司1971年生產(chǎn)的第一個芯片只有2300個晶體管，2000年底推出的奔騰4芯片則集成了4200萬個晶體管。 4）IBM公司稱2001年8月已用單分子碳納米管制成了世界上最小的邏輯電路。2.摩爾規(guī)律:還可繼續(xù)10-15年,到2014-2017年達(dá)到飽和。3.生物芯片:有兩種： 1）一種是生物分子邏輯元件(如人的視網(wǎng)膜分子)的芯片，這種生物

4、芯片的速度比半導(dǎo)體芯片還可提高100倍； 2）另一種是醫(yī)療檢測用的生物芯片。它可與人的神經(jīng)相連。附圖就是摩爾文章中所給出的預(yù)測圖形，據(jù)此，摩爾明確預(yù)測， 1975年時集成電路上 的元件數(shù)將達(dá)到65 000。 果不其然，1975年64K RAM芯片問世，而所謂 64K的精確值正是65536， 即216。這使摩爾預(yù)言名 噪一時，并從此把它稱為摩爾定律。 Intel公司嚴(yán)格遵循的摩爾定律集成電路技術(shù)是近50年來發(fā)展最快的技術(shù)微電子技術(shù)的進(jìn)步按此比率下降，小汽車價格不到1美分不同時期半導(dǎo)體技術(shù)所使用的材料摩爾定律的背后在Intel的輝煌后面，人們首先聯(lián)想到的，一定就是摩爾博士。但是摩爾博士的后面呢？

5、美國物理學(xué)家、諾貝爾物理學(xué)獎獲得者理查德.費(fèi)曼（Richard Feynman）一堂課的主題：“在針尖我們還有很大的空地” 費(fèi)曼還設(shè)想到除了用原子造計算機(jī)，還可以造各種機(jī)器，基本的手段就是對原子的操縱遵循摩爾定律”的基本角色 它的基本工作原理就是在S與D兩個電極之間可以加上電壓，從而產(chǎn)生電流，同時門極上也可以加上電壓，使得這個電流受到門電壓的控制。這樣這個晶體管的基本工作狀態(tài)就是兩個：當(dāng)門電壓高時，電極S與D之間可以產(chǎn)生電流；當(dāng)門電壓低時，則電極S與D之間的電流被截止。 MOSFET的結(jié)構(gòu)模式圖三、按比例縮小(Scaling-down)定律集成電路(IC)的發(fā)展一直遵循著“摩爾定律”和“按比例

6、縮小定律”,即集成電路每3年更新一代,每一代器件特征尺寸縮小1/3,電路規(guī)模提高4倍,而單位功能成本呈指數(shù)下降。整個芯片工業(yè)這三十多年來只有一個主題:把晶體管盡量做小,把盡可能多的晶體管做到一起。柵氧化層厚度、源漏延伸區(qū)(SDE)、結(jié)深和柵長等的按比例縮小使MOS器件的柵長從70年代的10um逐漸減到現(xiàn)在的0.1um,隨之進(jìn)入0.1um以下的納米領(lǐng)域。漏源電流方程：由于VDS、(VGS-VTH)、W、L、tox均縮小了k倍，Cox增大了k倍，因此，IDS縮小k倍。門延遲時間tpd為：其中VDS、IDS、CL均縮小了k倍，所以tpd也縮小了k倍。標(biāo)志集成電路性能的功耗延遲積PWtpd則縮小了k3

7、倍。CE律的問題閾值電壓不可能縮的太小源漏耗盡區(qū)寬度不可能按比例縮小電源電壓標(biāo)準(zhǔn)的改變會帶來很大的不便工藝實(shí)現(xiàn)存在問題出現(xiàn)量子隧穿現(xiàn)象準(zhǔn)恒定電場等比例縮小規(guī)則（QCE律）CE律和CV律的折中，實(shí)際采用的最多隨著器件尺寸的進(jìn)一步縮小，強(qiáng)電場、高功耗以及功耗密度等引起的各種問題限制了按CV律進(jìn)一步縮小的規(guī)則，電源電壓必須降低。同時又為了不使閾值電壓太低而影響電路的性能，實(shí)際上電源電壓降低的比例通常小于器件尺寸的縮小比例器件尺寸將縮小k倍，而電源電壓則只變?yōu)樵瓉淼?k倍第一個關(guān)鍵技術(shù)層次：微細(xì)加工目前0.18m和0.13 m已開始進(jìn)入大生產(chǎn)0.09 m大生產(chǎn)技術(shù)也已經(jīng)完成開發(fā)，具備大生產(chǎn)的條件當(dāng)然仍

8、有許多開發(fā)與研究工作要做，例如IP模塊的開發(fā)，為EDA服務(wù)的器件模型模擬開發(fā)以及基于上述加工工藝的產(chǎn)品開發(fā)等在0.07um階段，最關(guān)鍵的加工工藝光刻技術(shù)還是一個大問題，尚未解決 1、銅互連已在0.25-0.13um技術(shù)代中使用；但是在0.13um以后，銅互連與低介電常數(shù)絕緣材料共同使用時的可靠性問題還有待研究開發(fā) 2、多層互連 工藝與布線 第二個關(guān)鍵技術(shù)：互連技術(shù)第三個關(guān)鍵技術(shù)新型器件結(jié)構(gòu)新型材料體系高K介質(zhì)金屬柵電極低K介質(zhì)SOI材料一、尺寸縮小的限制幾十年來，CMOS IC一直遵循摩爾定律不斷發(fā)展,美國半導(dǎo)體工業(yè)協(xié)會預(yù)測，到2010年，器件特征尺寸將縮小到70nm以下，研究進(jìn)人納米尺度的C

9、MOS器件面臨的技術(shù)挑戰(zhàn)和物理問題已成為當(dāng)前迫切而重要的研究課題。 第二章 縮小到納米尺寸的 CMOS器件面臨的挑戰(zhàn)尺寸縮小所面臨的困難(1)短溝道效應(yīng)引起亞閾特性的變壞和閾值電壓隨溝道長度的難以接受的變化；(2)柵氧厚度Tox的最低限度；(3)熱載流子效應(yīng)的限制；(4)閾值電壓Vth和漏極電壓在考慮噪聲不敏感容限時的最低限制； (5)使寄生效應(yīng)如源漏串聯(lián)電阻等最??；以上問題使得器件的縮小有如下限制：(1).為限制短溝道效應(yīng)，傳統(tǒng)器件要求溝道摻雜達(dá)到或超過1018cm-3, 雜質(zhì)散射使載流子遷移率退化；(2)柵氧厚度已經(jīng)大大縮小到3nm，這已非常接近SiO2接開始直接隧穿的極限； (3)由于對

10、目前的邏輯電路，可以認(rèn)為閾值電壓Vth為0.3V是一個低限，采用一個經(jīng)驗規(guī)范Vth0.25Vdd，從而應(yīng)該使Vdd大于1.01.5V ； (4) 由于載流子的自熱效應(yīng)，使得工作電壓變小后，熱載流子效應(yīng)仍然影響著器件的壽命 。二、尺寸縮小對工藝技術(shù)的挑戰(zhàn)1、光刻（lithography）用于電路圖形生成的光刻技術(shù)是IC按比例縮小的最關(guān)鍵技術(shù)。光學(xué)光刻技術(shù)通過不斷縮短光源的波長和提高透鏡的數(shù)值孔徑，使分辨率不斷提高； 采用帶有子場掃描的193nm波長的步進(jìn)光刻機(jī)可以保證實(shí)現(xiàn)90nm的特征尺寸；有必要發(fā)展新的光致杭蝕劑(光刻膠)和甩膠”工藝；更短波長光源(如193nm波長的ArF準(zhǔn)分子激光、157n

11、m波長的F2準(zhǔn)分子激光等深紫外光源)、新透鏡材料和更高數(shù)值孔徑光學(xué)系統(tǒng)的加工技術(shù)成為急需解決的問題;由于光刻尺寸要小于光源波長,使得相移和光學(xué)鄰近效應(yīng)矯正等波前工程技術(shù)成為光學(xué)光刻的另一項關(guān)鍵技術(shù)；替代光學(xué)光刻的下一代光刻技術(shù)的研究迅速升溫,主要有極紫外(EUV,Extreme Ultraviolet)投影光刻、X射線(XRL)光刻、電子束(EBL)投影光刻、離子束(IBL)投影光刻等,這些技術(shù)在更小尺寸的生產(chǎn)中將替代現(xiàn)有的光學(xué)光刻技術(shù)。EUV光刻技術(shù)用波長為1014nm的極紫外光作光源。由于材料的強(qiáng)烈吸收,其光學(xué)系統(tǒng)必須采用反射形式(見圖1)。EUV光刻技術(shù)目前被視為保證“摩爾定律”進(jìn)入納米

12、領(lǐng)域后依舊適用的法寶,它可使芯片上蝕刻電路的等級達(dá)到0.06m以下。相比今天的制造技術(shù),用EUV技術(shù)生成的芯片,其集成度可提高100倍,存儲容量也可以達(dá)到目前的100倍以上。XRL技術(shù)的光源波長約為1nm。由于容易實(shí)現(xiàn)高分辨率曝光,而被認(rèn)為是所有后光學(xué)光刻技術(shù)中最為成熟的技術(shù)。XRL的主要困難是獲得具有良好機(jī)械物理特性的掩模襯底,而襯底材料目前認(rèn)為最合適的是SiC。 EBL技術(shù)采用高能電子束對光刻膠進(jìn)行曝光從而直接獲得結(jié)構(gòu)圖形,由于其德布羅意波長為0.004nm左右,EBL不受衍射極限的影響,可獲得接近原子尺度的分辨率。IBL技術(shù)采用液態(tài)原子或汽態(tài)原子電離后形成的離子通過電磁場加速及電磁透鏡的

13、聚焦或準(zhǔn)直后對光刻膠進(jìn)行曝光。其原理與EBL類似,但德布羅意波長更短,且鄰近效應(yīng)小、曝光場大。IBL主要包括聚焦離子束光刻(FIBL)、離子投影光刻(IPL)等。最近實(shí)驗研究中已獲得10nm的分辨率。未來的技術(shù)用來制作幾十,乃至幾納米線寬的圖形原則上已不存在問題。 用于浸入式光刻的噴淋系統(tǒng)，它從晶片一側(cè)噴淋液體，然后從另一側(cè)將液體吸走。（資料來源：Nikon） 盡管人們對浸入式光刻還有一些疑慮，例如氣泡或水/光刻膠可能互相反應(yīng)等，浸入式光刻看起來已是大勢所趨。該技術(shù)在最后的投影棱鏡和晶片之間充入了一種液體，193nm時很可能是水。由于水的折射指數(shù)比空氣高（1.44:1），因此可以增加投影棱鏡數(shù)

14、值孔徑NA，相當(dāng)于將193nm波長縮短到134nm，從而提高了分辨率。2、刻蝕、氧化、摻雜等運(yùn)用低壓、高密度離子源干法刻蝕代替了傳統(tǒng)的濕法刻蝕以實(shí)現(xiàn)越來越細(xì)的線條和不斷增大深寬比的孔。批處理高溫氧化布散一藝將逐步減少，較深的擴(kuò)散區(qū)或較厚氧化層的工序還將采用小批量高溫工藝。 為了實(shí)現(xiàn)淺結(jié)和精確的溝道雜質(zhì)剖面控制，單片加工的離子注人工藝己經(jīng)逐步取代了批處理的擴(kuò)散工藝。 先進(jìn)的CMOS IC已采用淺的溝槽隔離代替厚的場氧化隔離，以減少高溫處理過程和減小芯片面積。3、 互連線采用化學(xué)氣相淀積(CVD)方法淀積介質(zhì)或其他材料薄膜。對導(dǎo)體膜，則采用新的物理氣相淀積(PVD: Physical Vapor

15、Deposition)方法。CMOS IC將普遍采用銅連線和低介電常數(shù)的介質(zhì)材料，因此要發(fā)展適于銅互連的新工藝技術(shù)。為了實(shí)現(xiàn)多層互連，要保證硅片表面平整，化學(xué)機(jī)械拋光(CMP: Chemical Mechanical Polish) 也是今后工藝中的一項重要技術(shù)。器件按比例縮小時,電路的RC延時幾乎不縮小,從而隨芯片集成度的提高、面積的增大(連接復(fù)雜性提高),降低連線延時變得十分重要。實(shí)際上,使用微納米技術(shù)設(shè)計的芯片,其連線所占面積已超過器件所占的面積，連線問題具有與器件同等重要的意義。研究課題有:多層布線及相應(yīng)的平面化技術(shù),降低連線薄膜材料的電阻率、提高其可靠性(如以Cu代替Al)和降低多層

16、布線層之間絕緣層材料的電容率(如以氟硅玻璃FSG代替SiO2),使RC延時下降。 三、薄柵氧化層的問題 隨著MOS器件溝道長度的不斷減小，為了抑制短溝道效應(yīng)，減小亞閾值斜率.同時也為了增大驅(qū)動電流提高電路工作速度，必須使MOS晶體管的柵氧化層厚度和溝道長度一起按比例縮小.除了工藝技術(shù)的限制，也還有很多問題將限制氧化層的減薄，主要是:氧化層的擊穿和可靠性、薄氧化層的隧穿電流對器件和電路性能的影響，多晶硅柵的耗盡和反型層電容引起的器件性能退化等問題。1、氧化層的可靠性當(dāng)氧化層中的電場強(qiáng)度超過一定界限時，將會引起氧化層的擊穿。在強(qiáng)電場下引起的碰撞離化產(chǎn)生大量高能量的電子，這些電子可以越過SiO2禁帶

17、(9eV)進(jìn)入導(dǎo)帶。大量電子進(jìn)入導(dǎo)帶破壞了二氧化硅的絕緣性，這就是絕緣介質(zhì)的本征擊穿，二氧化硅擊穿的臨界電場強(qiáng)度約107V/cm。但是對很薄的氧化層，在達(dá)到本征擊穿電場強(qiáng)度之前，會由于隧穿效應(yīng)使一些電子越過二氧化硅勢壘，形成穿越氧化層的隧穿電流。特別是氧化層中存在的缺陷增加了電荷穿越氧化層的途徑。同時，電荷穿越氧化層會造成氧化層損傷。陷阱對電荷的俘獲引起氧化層磨損(wear out)已經(jīng)成為影響MOS器件可靠性的一個重要問題。 一般常用達(dá)到擊穿的電荷Qbd來評價氧化層的質(zhì)量。對薄氧化層，可以用達(dá)到擊穿的時間tbd即氧化層的壽命來反映薄氧化層的時變擊穿(TDDB; Time Depedent D

18、ielcetric Breakdown)特性 VOX是加在氧化層上的電壓，xeff是有效氧化層厚度.它反映了物理上氧化層最薄弱處的厚度，也包含了Si-SiO2界面或氧化層內(nèi)的缺陷造成局部電荷俘獲率提高或使Si-SiO2勢壘高度下降的作用。 G和0是反映ln(tbd)與電場強(qiáng)度的倒數(shù)1/E成線性關(guān)系的斜率和截距.它們是與溫度有關(guān)的常數(shù),室溫下， 圖2.1是針對不同厚度的氧化層，根據(jù)公式(2 .1)和測量數(shù)據(jù)得到的氧化層壽命與加在氧化層上的電壓的關(guān)系。 圖2.l氧化層壽命與氧化層電壓的關(guān)系 TDDB效應(yīng)限制了氧化層厚度的減小要使氧化層有30年的壽命，氧化層中的最大電場強(qiáng)度就不應(yīng)超過8MV/cm。

19、對于5V工作電壓(若考慮到電壓的起伏，最大電壓可能達(dá)到5 .5V)，氧化層厚度不能小于l lnm;對于3.3V允許氧化層厚度減小到6.5nm;對于2.5V則要求氧化層厚度至少4.5nm；當(dāng)電源電壓降到1V，氧化層的最小厚度是2nm。實(shí)際的氧化層中總是存在缺陷，因為缺陷的存在使氧化層的擊穿電場強(qiáng)度降低30%左右。實(shí)際允許的氧化層電場強(qiáng)度在55.5MV /cm。 圖2.2給出了要求30年壽命情況下允許的氧化層最小有效厚度與工作電壓的關(guān)系。2 氧化層的隧穿電流的影響對于MOS結(jié)構(gòu)，當(dāng)柵氧化層比較薄時，會由于氧化層中電場的增強(qiáng)引起較為明顯的隧穿電流。穿越MOS晶體管柵氧化層的隧穿電流會對器件的性能帶來

20、影響。如使電路靜態(tài)功耗加大。隧穿電流還會影響MOS器件特性和可靠性。對MOS結(jié)構(gòu).當(dāng)柵氧化層厚度大于6nm時，主要是F一N(Fowler-Nordheim)隧穿電流。這種情況下，電子穿越氧化層的隧穿勢壘是三角形勢壘.如圖2.3(a)所示。若柵氧化層很薄，則主要是直接隧穿電流，這種情況下，氧化層上的壓降比Si一SiO2的勢壘高度小，隧穿勢壘是梯形勢壘，如圖2.3(b)所示。 隧穿電流的最大特點(diǎn)是隨氧化層中的電場強(qiáng)度EOX指數(shù)增大。F一N隧穿電流密度可表示為直接隧穿電流密度可近似表示為其中，EOX是氧化層中的電場強(qiáng)度，b是SiSiO2勢壘高度，Vox是氧化層上的電壓，A、B是依賴于電子有效質(zhì)量、S

21、i一SiO2勢壘高度等因素的系數(shù)，A1.2510-6A/V2，B233.5MV/cm。對于很薄的氧化層，氧化層上的壓降小于3.2V，這時直接隧穿電流變得顯著。 圖2.5是用基于量子效應(yīng)的模型模擬了不同柵氧化層厚度的MOSFET的柵電流與柵電壓的關(guān)系。從圖中看出，當(dāng)柵氧化層厚度減薄到1 .5nm，在1V電壓下柵極電流已超過1A/cm2。 柵電流要經(jīng)過多晶硅柵和柵氧化層進(jìn)人溝道，當(dāng)氧化層減薄時柵氧化層的等效電阻R sio2減小，從而使降在多晶硅電阻Rpoly上的電壓加大，使器件的閾值電壓要增加Rpoly*IG，而且柵電流IG的統(tǒng)計分布也將造成閾值電壓的起伏。圖28說明了RPOLYIG對閾值電壓VT

22、的影響。 一定的柵寬度條件下，柵電流隨柵長（LG）增大而增大，柵電流隨柵長增加的關(guān)系比線性關(guān)系更顯著，從實(shí)驗得到的近似關(guān)系是：圖2.9給出了理論和測量得到的單位柵寬的柵電流與柵長的關(guān)系虛線是基于多重散射理論(MST: Multiple Scattering Theory)的計算結(jié)果，符號表示實(shí)驗數(shù)據(jù)。對tOX=1.2nm情況.考慮了多晶硅上的壓降Rpoly*IG的影響，得到的結(jié)果用直線畫出，可見，考慮了這個修正后使計算結(jié)果和實(shí)驗數(shù)據(jù)更接近。由于隧穿電流有一定的統(tǒng)計分布，柵氧化層越薄，隧穿電流越大，柵電流的偏差(對應(yīng)于IG/IG=10%的IG)也越大。柵電流的偏差將造成器件閾值電壓的起伏。不過，

23、當(dāng)柵氧化層厚度大于2nm時，柵電流的起伏不會引起閾值電壓的明顯起伏。由于柵電流在多晶硅柵上的壓降，使有效柵電壓降低，不僅使器件閾值電壓增加，也使器件的跨導(dǎo)下降。同樣，柵電流的起伏也會引起器件跨導(dǎo)的起伏。圖2.10是在LG=0.16m, tox=1.2nm時的小尺寸MOSFET中觀察到的器件閾值電壓外和跨導(dǎo)gm隨柵電流起伏變化的情況 四、多晶硅耗盡效應(yīng)在柵氧化層不斷減薄的情祝下.必須考慮多晶硅柵耗盡效應(yīng)造成的柵電容減小。類似于對MOS器件半導(dǎo)體表面耗盡的處理，在多晶硅中靠近二氧化硅界面也會有能帶彎曲和耗盡層電荷分布.對圖中nMOSFET, y處表面反型電荷密度為在強(qiáng)反型時由上圖可知，由于存在多晶

24、硅耗盡，柵壓Vgs將被多晶硅耗盡區(qū)所分走一部分，則y處表面反型電荷密度變?yōu)樵诙嗑Ч韬谋M區(qū)域求解泊松方程，并利用邊界條件，可以得出多晶硅耗盡區(qū)的電壓降為 其中， 其中av的單位是伏，NP是多晶硅摻雜濃度，從上式知，當(dāng)NP51019cm-3時， av50，多晶硅耗盡區(qū)的電壓降接近于零?？紤]閾值電壓時滿足 ， ， 。 可以解出考慮多晶硅耗盡后的閾值電壓為閾值電壓與多晶硅摻雜濃度的關(guān)系。實(shí)線是上述理論模型；符號為二維器件模擬軟件計算結(jié)果。*亞閾區(qū)斜率是什么？ 亞閾值斜率S也稱為亞閾值擺幅，其定義為亞閾區(qū)漏端電流增加一個量級所需要增大的柵電壓，反映了器件從截止態(tài)到導(dǎo)通態(tài)電流轉(zhuǎn)換的陡直度，具體對應(yīng)于采用半

25、對數(shù)坐標(biāo)的器件轉(zhuǎn)移特性曲線（lgID-VG）中亞閾區(qū)線段斜率的倒數(shù)，可表示為：五、量子效應(yīng)的影響 （1）器件電壓不能按比例縮?。?）薄柵介質(zhì) 使得納米尺度器件(1)柵介質(zhì)電場5MV/cm；硅中電場超過1MV/cm（反型時，見下圖）。 由于反型層中的載流子被限制在硅襯底表面的很窄的勢阱中，載流子在垂直表面方向的運(yùn)動受到限制，因此反型載流子不能像體內(nèi)的載流子那樣在三維空間自由運(yùn)動， 可以用二維電子氣描述反型層內(nèi)的電子狀態(tài)。即變?yōu)榭刹捎萌缦陆魄蠼夥葱蛯恿孔有?yīng)對器件特性的影響 1. 有效質(zhì)量近似；2. 三維薛定諤方程被分離為一維薛定諤方程，描述限制布洛赫波沿界面方向的垂直波包函數(shù)z(z)；3. 對

26、勢阱里的電子而言，位于Si/SiO2界面的勢阱(3.1ev)為無窮大。 采用拋物線型的能帶結(jié)構(gòu)，有如下薛定諤方程 這里的mzi為界面處i能谷歸一化的有效質(zhì)量，Eij和zij(z)分別為i能谷中的j亞能帶的特征值和特征函數(shù)。弱反型層內(nèi)的電子可以近似看作處在一個三角形勢阱中，因為表面電場ES近似是恒定的，在z0一邊耗盡層電荷形成一個線性電勢分布：在Si/SiO2界面下z處的反型層電子密度可由對所有亞能帶進(jìn)行求和得出解薛定諤方程，其特征函數(shù)為Airy函數(shù)特征能量為 當(dāng)器件工作于中等反型到強(qiáng)反型時，由于反型層電荷的微擾，Airy函數(shù)不能準(zhǔn)確描述基態(tài)特征函數(shù)，可采用如下表達(dá)式描述最低亞能帶的波函數(shù) 參數(shù)

27、b由使用該公式中的波函數(shù)的系統(tǒng)的最小能量決定。由這方法可得到基態(tài)亞能帶能量近似表達(dá)式下圖為量子效應(yīng)作用下的電荷分布與經(jīng)典波耳茲曼分布的比較。可以看到，由于量子機(jī)制的作用，反型層電荷的峰值將離開界面，該現(xiàn)象可以視為柵氧化層厚度在增加 由于有效柵氧厚度的增加，器件的閾值電壓電壓將變大，而反型電容將變小，從而導(dǎo)致漏極電流的衰退。 柵氧化層越薄，溝道區(qū)摻雜濃度越高，表面電場越強(qiáng)，量子效應(yīng)的影響越顯著。反型層電荷量子化引起的閾值電壓增大也可等價于有效柵電壓的減小，因為要達(dá)到同樣的反型層電荷密度，必須加更大的柵電壓。圖2.18示出了不同的柵氧化層厚度和襯底摻雜濃度情況下量子效應(yīng)引起的柵電壓變化.。有漏偏壓

28、情況下量子效應(yīng)的影響 量子效應(yīng)對閾值電壓的影響僅反應(yīng)了零電流(即沒有漏電壓)時柵電壓的平移。器件加有漏電壓時，量子效應(yīng)還會引起溝道區(qū)反型層電荷及表面勢的分布變化，因此，不僅造成 VGS曲線相對經(jīng)典理論的平移，而且斜率也會發(fā)生變化。考慮了加有漏偏壓情況下的量子效應(yīng)的影響，可以用一個量子化的電荷薄層模型替代經(jīng)典的電荷薄層模型計算MOS器件的導(dǎo)通電流。可以套用基于漂移擴(kuò)散方程和高斯定律得到的漏電流表達(dá)式： 9/3/202277圖2.12比較了用經(jīng)典方法和量子力學(xué)計算得到的NMOS中反型載流子在垂直表面方向(x方向)的分布?？紤]到多晶硅柵的耗盡效應(yīng)和反量子化的影響，MOS晶體管的柵電容不再完全由柵氧化

29、層的電容決定，而應(yīng)由下式?jīng)Q定: 是單位面積柵氧化層電容，CP 是描述多晶硅柵耗盡效應(yīng)的單位面積多晶硅耗盡層電容，CS是半導(dǎo)體表面反型層或積累層厚度決定的單位面積電容.量子效應(yīng)引起的帶-帶隧穿短溝道器件中，為了抑制短溝道效應(yīng)，常采用高濃度的環(huán)繞摻雜(HALO)來限制源一漏pn結(jié)耗盡區(qū)的擴(kuò)展，阻止漏電場向溝道區(qū)內(nèi)穿透。較高濃度的環(huán)繞摻雜便得漏區(qū)附近形成高電場.例如可能在10nm距離內(nèi)有12V的電勢變化。這樣強(qiáng)的電場將導(dǎo)致漏pn結(jié)發(fā)生量子機(jī)制的帶一帶隧穿，使pn結(jié)泄漏電流明顯增大。 *柵介質(zhì)等效氧化層厚度（EOT）提取 在納米器件中，由于存在多晶硅耗盡、反型層或積累層電荷量子化等因素，使得等效氧化層

30、厚度的確定變得困難 C-V測試中存在的柵介質(zhì)漏電、襯底電阻等寄生元件也會使柵介質(zhì)電容測試結(jié)果產(chǎn)生誤差 CV特性曲線得出的結(jié)果往往包含了柵介質(zhì)漏電、襯底電阻等寄生元件、電荷量子化、多晶硅耗盡的影響 高精度透射電鏡（HR-TEM）是測量柵介質(zhì)厚度的最有效方法，但設(shè)備昂貴，效率低。 考慮測量等效電路的結(jié)果IEEE ED, 1999, 46(7): 1500. C-V儀測試出的Cm并非MOS結(jié)構(gòu)柵電容C，由兩圖阻抗之間的關(guān)系，可以得出實(shí)際的柵介質(zhì)電容如下 下標(biāo)1和2分別是在頻率f1和f2下測得 ,則有100K和1MHz雙頻率C-V測試及修正結(jié)果 (a)(b)MIS測試結(jié)構(gòu)的等效電路 (a)包含漏電流、

31、串聯(lián)電阻和寄生電容的精確模型 (b)實(shí)際測試模型考慮量子化的等效氧化層厚度（EOT）的提取方法 IEEE ED, 2002,49(4): 695 如果在MIS結(jié)構(gòu)中所加的外加偏壓是平帶電壓，則由于不存在勢阱或勢壘，量子效應(yīng)、多晶硅耗盡可以忽約不計。由經(jīng)典的半導(dǎo)體物理理論可知： 其中，其中， 為氧化層電容。 為半導(dǎo)體表面的平帶電容，有： 其中，德拜長度 多晶硅也有相同的結(jié)果， 如何從C-V特性曲線得出平帶電壓和平帶電容？達(dá)到平帶電壓時，下列公式成立：這樣，在C-V特性曲線上利用數(shù)學(xué)方法求得一階和二階導(dǎo)數(shù)，并根據(jù)上式得出平帶電壓和平帶電容 ，即可得出氧化層厚度。由C-V曲線求平帶電壓和平帶電容示意

32、圖六、遷移率退化和速度飽和 對于納米MOS器件，柵氧化層厚度小于10nm,而溝道區(qū)的摻雜濃度已接近1018cm-3量級，這些將造成SiSiO2界面處的電場增強(qiáng)。一般界面處垂直于表面方向的電場已超過105V/cm，強(qiáng)電場不僅使溝道電子量子化，較強(qiáng)的表面電場也使反型載流子的遷移率退化。 反型層內(nèi)的載流子 受到三種散射結(jié)構(gòu)的影響：（1）帶電中心引起的庫侖散射（2）晶格振動引起的聲子散射（3）表面散射反型載流子的遷移率不同于體遷移率的另一個特點(diǎn)，是受表面電場的強(qiáng)烈影響；反型載流子的有效遷移率可由下式計算(Matthiessen公式 ) 在上式中 ph是由在聲子散射決定的遷移率， sr 反映了表面散射的

33、作用， coul 反映了庫侖散射的作用，這三個量分別決定于溝道區(qū)摻雜濃度NA，反型載流子面密度Ns，垂直于表面方向的有效電場強(qiáng)度 Eeff 和溫度T。而垂直于表面方向的有效電場強(qiáng)度決定于表面的耗盡層電荷和反型層電荷:聲子散射限制的遷移率可表示為A、B是擬合系數(shù)。在較低溫度下，溝道電子主要位于最低的量子化子帶上，這種情況下上式中的第一項可去掉，遷移率與溫度的關(guān)系近似是T-1。但是從實(shí)驗中得到的溫度依賴關(guān)系近似是T-1.8，這個誤差主要是因為上式只考慮了谷內(nèi)的聲學(xué)聲子散射，而忽略了谷間的聲子散射作用?？紤]到反型層最子化的影響，根據(jù)蒙特卡羅模擬結(jié)果得到一個ph的半經(jīng)驗表達(dá)式： 對于量子化的溝道電子，

34、所受的庫侖散射主要來自位于SiSiO2界面一個熱長度Lth以內(nèi)的帶電中心，在室溫下近似為Lth=2.5nm 考慮到自由載流子的屏蔽作用，可以用屏蔽長度Ls反映這個作用。因此庫侖散射決定的反型載流子遷移率可表示為 0表示無屏蔽時每單位面積每個散射中心的作用 當(dāng)反型載流子面密度大于1012cm-2時，一些電子態(tài)被全部填充，二維電子氣的簡并度將會影響屏蔽長度?？紤]到簡并情況，可以引入一個反映簡并度的系數(shù)F： LDH表示無簡并情況的屏蔽長度。對無簡并情況，；對強(qiáng)簡并情況，。引人F系數(shù)后，庫侖散射決定的遷移率可表示為 從對SiSiO2界面的TEM分析得到，界面的不平整度大約在1.3nm，均方差約為0.2

35、nm。表面不平整度引起的表面散射強(qiáng)烈依賴于表面電場。由表面散射決定的遷移率和表面有效電場強(qiáng)度的平方成反比：其中是與不平整度的均方根有關(guān)的擬合系數(shù)。載流子對表面散射也有一定屏蔽作用，這個屏蔽作用隨溫度的升高而減弱?？紤]到這個影響，表面散射限制的遷移率可表示為 綜合考慮三種散射機(jī)制，按照Matthiessen公式 可以得出總的遷移率與表面電場的關(guān)系，如圖模型公式計算得到的有效遷移率(實(shí)線)與測量數(shù)據(jù)(點(diǎn))的比較 在表面電場比較小時，庫侖散射起主要作用。另外當(dāng)溫度很低時，聲子散射和表面散射作用減弱，庫侖散射占主導(dǎo)地位。在庫侖散射起支配作用的情況下，反型載流子的遷移率與襯底摻雜濃度有較強(qiáng)的依賴關(guān)系。隨

36、著表面有效電場強(qiáng)度的增大，聲子散射和表面散射起主要作用，遷移率基本與摻雜濃度無關(guān)，不同摻雜濃度樣品的曲線趨于一致，達(dá)到一個，“普適曲線”。 反型載流子遷移率主要受聲子散射限制，基本上 的依賴關(guān)系。當(dāng)電場更強(qiáng)時.反型載流子更向表面集中.表面散射加強(qiáng)。當(dāng)時，反型載流子的遷移率主要受表面散射限制，因為表面散射對電場有更強(qiáng)的依賴關(guān)系。這種情況下電子的遷移率基本隨有效電場強(qiáng)度的平方下降。 反型載流子的飽和速度降低 在低電場情形下，載流子的漂移速度與電場強(qiáng)度成比例，且比例常數(shù)不是電場強(qiáng)度的函數(shù)，但當(dāng)電場增強(qiáng)到以上時，載流子速度與電場強(qiáng)度不再成正比，并最終達(dá)到飽和 。在沒有外加電場時，載流子和晶格通過聲子交

37、換能量，并達(dá)到熱平衡狀態(tài)。而在有電場存在時，載流子獲得能量，這時載流子溫度高于晶格溫度，獲得了一定的附加速度，即所謂的漂移速度。 弱場情況下，載流子由電場獲得的能量并不多，載流子沿電場方向的漂移速度比本身的熱運(yùn)動速度要小得多，仍可近似認(rèn)為載流子于晶格處于熱平衡狀態(tài)，電場不影響載流子的運(yùn)動狀態(tài)和散射過程，因而載流子的遷移率維持常數(shù)不變。 在電場強(qiáng)度足夠大時，載流子獲得的能量較大，但它與晶格間的能量交換仍以聲學(xué)聲子來進(jìn)行，載流子獲得的能量不能及時與晶格交換，因而載流子溫度Te隨電場強(qiáng)度的加大而升高，使載流子溫度顯著大于晶格溫度，這時的載流子稱為熱載流子。載流子的運(yùn)動速度隨溫度T的升高按的比例規(guī)律增

38、加，所以被晶格散射的幾率加大，因此隨著溫度的升高遷移率下降。 當(dāng)電場進(jìn)一步增加時，載流子獲得的能量可以與光學(xué)波聲子的能量相比，散射時可以發(fā)射光學(xué)波聲子，于是載流子的漂移速度不再增加，而是維持一個一定的數(shù)值，稱為散射極限速度或飽和速度，以usat表示 。對于深亞微米及納米CMOS器件，不僅垂直于表面方向(縱向)的電場增強(qiáng)，沿溝道方向(橫向)的電場也在增大。橫向電場的增大將會引起反型載流子漂移速度的飽和。一旦發(fā)生速度飽和，MOSFET的飽和區(qū)電流不再隨柵電壓的平方增加，而是線性依賴關(guān)系，即 其中 vs是反型載流子的飽和漂移速度。反型載流子的飽和漂移速度要比體內(nèi)載流子的飽和漂移速度(約為107cm/

39、s )低。反型載流子的漂移速度與橫向電場的關(guān)系，根據(jù)實(shí)驗得到半經(jīng)驗?zāi)Ｐ? 而函數(shù)可用下述經(jīng)驗公式計算：當(dāng)橫向電場Ey較小時，f(,E)=1，漂移速度遵守常規(guī)的vd= Ey關(guān)系；當(dāng)橫向電場較大時（），函數(shù)中的第三項起主要作用，漂移速度趨向于飽和漂移速度vs。 反型層中的vs(cm/s)體硅中的vs(cm/s)vc(cm/s)G電子6.501061.1261068.82410613.18空穴5.851069.7671067.36710610.97由得出其中單位面積的反型層電荷為而該方法產(chǎn)生很大的誤差，該誤差來自于器件內(nèi)橫向電場和縱向電場沿溝道方向是不均勻分布，使反型層電荷的值有較大偏差。 如何測量

40、反型載流子的飽和速度下圖是器件電場分布的二維數(shù)值模擬結(jié)果。橫向與縱向電場存在不均勻性。對上述MOSFET用數(shù)值模擬得到電流，再根據(jù)速度飽和得到的飽和漂移速度。圖2.27 是計算得到的vs與柵電壓及宏觀平均電場強(qiáng)度的關(guān)系。 圖2.27表現(xiàn)的反型載流子飽和漂移速度隨柵壓的變化實(shí)際上反映了飽和漂移速度對反型載流子面密度(Ninv)的依賴關(guān)系。 為了更精確地分析反型載流子的漂移速度，采用一種多晶硅電阻作為柵極的MOS結(jié)構(gòu)進(jìn)行測量分析。 在柵的兩端加兩個柵壓VG1和V G2，且V G2=VG1+VD,使從源到漏的柵壓線性增加 。則可以保證沿溝道方向的表面反型載流子面密度基本均勻。 利用2.29所示的電阻

41、柵極結(jié)構(gòu)，對一組不同溝道長度的MOSFET測量得到了漂移速度與橫向電場強(qiáng)度的關(guān)系。 不同溝道長度器件的測量結(jié)果完全一致，這進(jìn)一步說明 了測量的精確性。當(dāng)電場強(qiáng)度超過104V/cm以后，載流子漂移速度趨于飽和。 圖2.31是對1.5m溝道長度的NMOS器件，在不同表面反型載流子面密度下測量得到的曲線。這個結(jié)果證明了反型載流子的飽和漂移速度對載流子面密度的依賴關(guān)系。為了區(qū)分反型載流子面密度和縱向電場這兩個影響，采用增加襯底電壓Vsub的方法測量曲線，通過調(diào)整VGS和Vsub可以在固定縱向電場強(qiáng)度情況下考察漂移速度對反型載流子面密度Ninv的依賴關(guān)系，或者在固定反型載流子面密度條件下考察漂移速度對縱

42、向電場ex的依賴關(guān)系。說明反型載流子的漂移速度主要依賴于Ninv而不是縱向電場強(qiáng)度ex 。在較高的反型載流子密度情況下，載流子之間的散射作用很強(qiáng)，是造成了反型載流子飽和漂移速度降低的一個重要原因。 速度過沖效應(yīng) 當(dāng)存在電場梯度時，能量馳豫時間內(nèi)電子速度可以超過相應(yīng)高場的速度值。 當(dāng)溝道方向電場增加，電子開始與晶格處于不平衡狀態(tài)。在電子的運(yùn)行過程中不能發(fā)生足夠的聲子散射事件，從而導(dǎo)致電子能被加速到超過飽和速度，這種由動量不守恒的效應(yīng)可以在能量馳豫時間內(nèi)觀察到。因此，過沖是一種非平衡效應(yīng)，不能由簡單的漂移擴(kuò)散進(jìn)行模擬。 非均勻電場中的漂移速度可以近似表達(dá)為其中u0為均勻電場中的漂移速度，在低場下，

43、與溝道方向電場有關(guān)。然而在短溝道MOSFET中，在漏端的電場梯度會更高，且即使在普通工作條件下電場也會很高，這時可以當(dāng)作常數(shù)。為了得到解析的電流表達(dá)式，對電場梯度作如下假設(shè) （其中k與工作條件相關(guān) ）可得考慮速度過沖后的電流Ids,os為 七、雜質(zhì)隨機(jī)分布的影響對于溝道長度小于的小尺寸MOS器件，其溝道區(qū)內(nèi)的雜質(zhì)原子總數(shù)只有幾十個到上百個。這樣少量的雜質(zhì)數(shù)目，其數(shù)量的相對漲落將可能達(dá)到百分之幾十。 由于離子注入、擴(kuò)散等工藝的隨機(jī)本質(zhì)，使溝道區(qū)內(nèi)的雜質(zhì)原子不是理想的連續(xù)均勻的分布，而具有分立的微觀隨機(jī)分布的本質(zhì)。雜質(zhì)原子的隨機(jī)分布會引起與雜質(zhì)濃度有關(guān)的器件參數(shù)發(fā)生變化，特別是器件閾值電壓離散性。

44、 如果不考慮界面態(tài)電荷以及雜質(zhì)濃度漲落引起的表面勢的變化，則閾值電壓的變化主要是由耗盡層電荷數(shù)漲落引起的，由此引起的閾值電壓變化的標(biāo)準(zhǔn)偏差可近似用下式估算：其中把耗盡層厚度xd和QB的表達(dá)式代入式 (a) 降低雜質(zhì)影響的器件結(jié)構(gòu) (b)縱向摻雜分布(a)八、閾值電壓減小的限制 隨著CMOS器件尺寸減小，集成度不斷提高，無論從降低功耗考慮，還是從器件的可靠性考慮，電源電源電壓都必須隨著器件尺寸的減小而降低。盡管電源電壓不能完全按照CE規(guī)則（恒定電場規(guī)則）與器件尺寸以同樣比例減小，當(dāng)器件尺寸縮小到100nm以下時，電源電壓將降低到1.0v左右。對于很低的電源電壓，MOS器件的閾值電壓設(shè)計也將成為一

45、個棘手的問題。閾值電壓的設(shè)計主要考慮三個方面：電路的性能（即電路速度），電路的噪聲容限，以及電路的功耗。電路速度的考慮從改善電路速度考慮，閾值電壓應(yīng)盡量減小，因為在一定的電源電壓上減小閾值電壓可增大器件的驅(qū)動電流，從而減小電路延遲時間。CMOS電路的延遲時間可近似表示為 :線性區(qū)CL是電路的負(fù)載電容，VDD表示CMOS電路的邏輯擺幅，即電源電壓，K是導(dǎo)電因子，對于給定的器件K是常數(shù)。 飽和區(qū)下圖針對不同電源電壓給出了歸一化延遲時間與閾值電壓的關(guān)系可見，要使 電路性能不 退化閾值電 壓應(yīng)隨電源 電壓的降低 按比例減小。 圖2.45說明延遲時間與閾值電壓相對電源電壓比例的關(guān)系。從圖中看出，當(dāng)VT/

46、VDD接近0.5時，延遲時間急劇增大，而當(dāng)VT/VDD小于0.2以后，延遲時間變化很小，在電源電壓較高時，一般都取VT=0.25VDD。圖中的延遲時間就是以VT/VDD= 0.2對應(yīng)的延遲時間歸一化的。顯然從電路性能考慮，閾值電壓不應(yīng)大于0.2VDD。噪聲容限的考慮對CMOS電路，可以用單位增益點(diǎn)定義輸入低電壓的最大值VILmax和輸入高電平的最小值VIHmin，如圖2.46所示。CMOS電路的噪聲容限（NM：Noise Margin）可以用下式計算： 其中，VOH和VOL是輸入為VILmax和VIHmin對應(yīng)的輸出高電平和低電平。從圖2.46的直流電壓傳輸特性可以看出，增大器件的閾值電壓有助

47、于增大電路的噪聲容限。 針對的0.25m和0.5m CMOS技術(shù)，采用包括小尺寸器件二級效應(yīng)的精確I-V模型，計算了CMOS反相器的噪聲容限與電源電壓和閾值電壓的關(guān)系，取CMOS反向器的比例因子KP/KN=1。 圖2.47是根據(jù)精確I-V模型計算得到的結(jié)果。 對于傳統(tǒng)的閾值電壓與電源電壓的比例，即VT/VDD=0.2，根據(jù)簡單電流模型得到的噪聲容限是6。 若保持NM=6，根據(jù)精確的I-V模型計算結(jié)果，閾值電壓可減小為電源電壓的15%，比過去的經(jīng)驗值0.2VDD再減小5%VDD。保證電路穩(wěn)定性的前提下，可以使電路的延遲時間進(jìn)一步減小。從噪聲容限考慮，閾值電壓的下限可以取為電源電壓的15%。電路的功耗的限制CMOS電路的功耗由三部分組成：動態(tài)功耗、開關(guān)過程中的附加短路功耗和靜態(tài)功耗（1）動態(tài)功耗 f是工作頻率，CL是總的負(fù)載電容。動態(tài)功耗與閾值電壓無關(guān)。（2）開關(guān)過程中的附加短路功耗由于電路輸入不是理想方波，存在上升邊和下降邊，因此在輸入電平處于VTN到 VDD+VTP(VTP0)這段范圍內(nèi)。會使CMOS電路中的PMOS和NMOS晶體管都導(dǎo)通，產(chǎn)生從電源到地的短路電流ISC，從而引起開關(guān)過程