EDA-數(shù)字時(shí)鐘-寧波工程工工學(xué)院-verilog-pld

1、EDA 課 程 設(shè) 計(jì) 報(bào) 告設(shè)計(jì)（論文）題目： 多功能數(shù)字時(shí)鐘的設(shè)計(jì) 學(xué) 院 名 稱： 電子與信息工程學(xué)院 專 業(yè)： 電子科學(xué)與技術(shù) 班 級(jí)： 電科102 姓 名： 感謝我吧 學(xué) 號(hào) 哈哈 小 組 成 員： ok 指 導(dǎo) 教 師： 王 蔚 日期： 2013 年 12 月 18 日簡(jiǎn)述設(shè)計(jì)要求說明設(shè)計(jì)總體要求設(shè)計(jì)基本要求設(shè)計(jì)提高部分要求系統(tǒng)設(shè)計(jì)整體設(shè)計(jì)方案秒脈沖發(fā)生電路譯碼顯示電路計(jì)時(shí)電路 復(fù)位電路功能模塊電路設(shè)計(jì)秒脈沖發(fā)生電路模塊 整體時(shí)鐘設(shè)計(jì)模塊系統(tǒng)調(diào)試 系統(tǒng)調(diào)試消抖電路調(diào)試計(jì)時(shí)電路調(diào)試 秒產(chǎn)生電路調(diào)試整點(diǎn)報(bào)時(shí)電路調(diào)試 數(shù)碼顯示電路調(diào)試 時(shí)校時(shí)電路調(diào)試 狀態(tài)燈電路調(diào)試 管腳分配參考文獻(xiàn)實(shí)驗(yàn)

2、感想摘要：本次EDA課程設(shè)計(jì)利是在QuartusII軟件平臺(tái)上用verilog硬件語言來編程設(shè)計(jì)PLD電路，最終設(shè)計(jì)出一簡(jiǎn)單的數(shù)字時(shí)鐘電路，并且將程序代碼燒寫到EDA試驗(yàn)箱進(jìn)行驗(yàn)證。本次設(shè)計(jì)充分采用了軟件編程中分層次、模塊化的編程思想，同時(shí)也充分考慮到了硬件結(jié)構(gòu)編程與純軟件編程的差異性，仿真與實(shí)際燒寫相結(jié)合，逐步完善其邏輯、功能。本系統(tǒng)主要由時(shí)鐘基本功能電路、鬧鐘電路、動(dòng)態(tài)顯示控制電路、分頻電路，狀態(tài)燈顯示電路，按鍵電路組成，實(shí)現(xiàn)了時(shí)分秒的計(jì)時(shí)、鬧鐘報(bào)時(shí)，整點(diǎn)報(bào)時(shí)，調(diào)整時(shí)分等功能。關(guān)鍵字：數(shù)字時(shí)鐘 ；模塊化；分層思想；硬件結(jié)構(gòu)Abstract:The EDA curriculum design

3、 benefit is the software platform on QuartusII verilog hardware design language for programming PLD circuit, the final design of a simple digital clock circuit, and the EDA program code into the chamber for verification. The full use of the software program designed hierarchically, modular programmi

4、ng ideas, but also give full consideration to the structure of programming and hardware differences pure software programming, simulation and actual programming combined with the gradual improvement of its logic function. The system consists of a basic functional circuit clock, alarm circuits, dynam

5、ic display control circuit, divider circuit, display circuit status lights, key circuit, achieved when every minute chronograph, alarm time, the whole point of time, adjusting hours and other functions.Key word: Digital clock; modular; hierarchical thinking; hardware architecture簡(jiǎn)述在QuartusII軟件平臺(tái)上使用v

6、erilong硬件編程語言設(shè)計(jì)了簡(jiǎn)易的數(shù)字時(shí)鐘，該時(shí)鐘在控制電路的作用下具有保持、清零、快速校時(shí)、快速校分、整點(diǎn)報(bào)時(shí)、鬧鐘等功能。，可以完成一般的時(shí)鐘任務(wù)。數(shù)字計(jì)時(shí)器的系統(tǒng)框圖如下圖所示:數(shù)字時(shí)鐘系統(tǒng)結(jié)構(gòu)框圖數(shù)字時(shí)鐘系統(tǒng)結(jié)構(gòu)框圖譯碼顯示電路脈沖發(fā)生電路計(jì)時(shí)電路報(bào)時(shí)電路校時(shí)分電路清零電路鬧鐘電路復(fù)用開關(guān)電路段位碼選擇電路數(shù)字計(jì)時(shí)器的硬件電路框圖如下圖所示:數(shù)碼管顯示數(shù)碼管顯示控制電路（本次設(shè)計(jì)的內(nèi)容）本次設(shè)計(jì)就是設(shè)計(jì)這一部分的數(shù)字邏輯控制電路輕觸按鍵（自動(dòng)彈回式）蜂鳴器（報(bào)警彩鈴）控制電路（本次設(shè)計(jì)的內(nèi)容）本次設(shè)計(jì)就是設(shè)計(jì)這一部分的數(shù)字邏輯控制電路輕觸按鍵（自動(dòng)彈回式）蜂鳴器（報(bào)警彩鈴）設(shè)計(jì)要求

7、說明（1）設(shè)計(jì)總體要求：利用QuartusII軟件設(shè)計(jì)一個(gè)數(shù)字鐘，對(duì)設(shè)計(jì)電路進(jìn)行功能仿真，并下載到SmartSOPC實(shí)驗(yàn)系統(tǒng)中，可以完成00:00:00到23:59:59的計(jì)時(shí)功能，并在按鍵控制電路的作用下具有保持、清零、快速校時(shí)、快速校分、整點(diǎn)報(bào)時(shí)、鬧鐘等功能，做到能夠創(chuàng)新的添加自己能夠?qū)崿F(xiàn)的功能。（2）設(shè)計(jì)基本要求1進(jìn)行正常的時(shí)、分、秒計(jì)時(shí)功能。2分別由六個(gè)數(shù)碼管顯示時(shí)、分、秒的計(jì)時(shí)。3有系統(tǒng)使能開關(guān)4有系統(tǒng)清零開關(guān)5有系統(tǒng)校分開關(guān)6.有系統(tǒng)校時(shí)開關(guān)（3）設(shè)計(jì)提高部分要求1使時(shí)鐘具有整點(diǎn)報(bào)時(shí)功能2鬧表設(shè)定功能3自己添加其他功能（4）已經(jīng)完成的設(shè)計(jì)完成了進(jìn)行正常的時(shí)、分、秒計(jì)時(shí)功能，能夠通過

8、數(shù)碼管正常顯示時(shí)、分、秒的計(jì)時(shí)，能夠?qū)崿F(xiàn)鬧鐘的設(shè)定以及鬧醒功能，同時(shí)支持整點(diǎn)報(bào)時(shí)。按鍵設(shè)計(jì)上由于試驗(yàn)箱上8個(gè)按鍵完全足夠使用，不需要按鍵復(fù)用，大大簡(jiǎn)化了按鍵掃描電路的設(shè)計(jì)，具體分配如下K0是系統(tǒng)的清零開關(guān)K0=0正常工作，K0=1時(shí)鐘清零K1是系統(tǒng)的使能開關(guān)K1=0正常工作，K1=1時(shí)鐘保持不變K2是系統(tǒng)的校時(shí)開關(guān)K2=0正常工作，K2=1時(shí)鐘進(jìn)入校時(shí)K3是系統(tǒng)的鬧鐘設(shè)置開關(guān)K3=0正常工作，K3=1時(shí)鐘進(jìn)入鬧鐘設(shè)置K4是系統(tǒng)的時(shí) （單位）加按鍵K4=0正常工作，K4=1時(shí)鐘時(shí)加一K5是系統(tǒng)的分 （單位）加開關(guān)K5=0正常工作，K5=1時(shí)鐘分加一系統(tǒng)設(shè)計(jì)整體設(shè)計(jì)方案多功能數(shù)字計(jì)時(shí)器是由計(jì)時(shí)電路

9、、譯碼顯示電路、脈沖發(fā)生電路和控制電路等幾部分基本電路組成的，其中控制電路按照設(shè)計(jì)要求可以由校時(shí)電路、清零電路、報(bào)時(shí)電路和鬧鐘設(shè)計(jì)電路等組成。多功能數(shù)字鐘控制器的系統(tǒng)框圖如下圖所示：多功能數(shù)字鐘控制器系統(tǒng)結(jié)構(gòu)圖多功能數(shù)字鐘控制器系統(tǒng)結(jié)構(gòu)圖譯碼顯示電路脈沖發(fā)生電路計(jì)時(shí)電路報(bào)時(shí)電路校對(duì)電路清零電路鬧鐘電路控制電路原則確定的思路：首先需要考慮到的是此次設(shè)計(jì)要實(shí)現(xiàn)的功能有： = 1 * GB3 正常的計(jì)時(shí)、保持、清零、校時(shí)、校分以及整點(diǎn)報(bào)時(shí)功能； = 2 * GB3 鬧鈴功能，從使用者的角度來看鬧鈴需要設(shè)定相應(yīng)的校分、校時(shí)功能； 其次需考慮控制電路的設(shè)計(jì)有以下一些要求：考慮到有8個(gè)按鍵，按鍵數(shù)量完全能

10、夠滿足本系統(tǒng)設(shè)計(jì)要求，不采用按鍵復(fù)用技術(shù)，簡(jiǎn)化編程步驟，方便使用者的操作，不易出錯(cuò)具有便捷的特點(diǎn)按鍵的干擾，充分考慮完善按鍵消抖的過程，防止誤操作鬧鐘設(shè)定模塊、正常時(shí)鐘模塊的切換不影響時(shí)鐘的正常計(jì)時(shí)；整體設(shè)計(jì)算法流程開始模式判斷開始模式判斷處理按鍵，執(zhí)行操作譯碼顯示模塊一般的顯示分為兩種，即靜態(tài)顯示與動(dòng)態(tài)顯示；所謂靜態(tài)顯示，即每一個(gè)數(shù)碼管由單獨(dú)的七段顯示譯碼器驅(qū)動(dòng)，如要顯示N位字符，必須用N個(gè)七段顯示譯碼器，這種現(xiàn)實(shí)方法極大地浪費(fèi)了芯片的控制管腳。動(dòng)態(tài)顯示則是利用了數(shù)據(jù)選擇器的分時(shí)復(fù)用功能，將任意多位數(shù)碼管的顯示驅(qū)動(dòng)，由一個(gè)七段顯示譯碼器來完成。這樣即節(jié)省了器件及芯片管腳，又提高了元件的使用效

11、率。在此次實(shí)驗(yàn)中，我們采用了動(dòng)態(tài)顯示的方法，利用八進(jìn)制計(jì)數(shù)器分別實(shí)現(xiàn)對(duì)秒個(gè)位、秒十位、分個(gè)位、分十位、時(shí)個(gè)位、時(shí)十位利用一個(gè)六進(jìn)制計(jì)數(shù)器實(shí)現(xiàn)掃描，掃描到的顯示管的位選信號(hào)為1同時(shí)相應(yīng)段碼信號(hào)同時(shí)傳到七段顯示。掃描頻率設(shè)置為1KHz，這樣躲過人眼的辨別范圍，使得肉眼看上去與靜態(tài)顯示沒有什么區(qū)別。譯碼顯示結(jié)構(gòu)圖：段選位選數(shù)碼管顯示模塊CLK 1ms8位段選位選數(shù)碼管顯示模塊 時(shí)鐘數(shù)據(jù)輸入 8位計(jì)時(shí)電路計(jì)時(shí)電路用的是1hz的時(shí)鐘信號(hào)輸入，從秒的個(gè)位開始分別開始自加1，直到秒信號(hào)累計(jì)到六十，開始進(jìn)位至分鐘的個(gè)位，一次類推一直到小時(shí)的十位。分別采用模60至模24 的計(jì)數(shù)方式，實(shí)現(xiàn)計(jì)時(shí)功能。計(jì)時(shí)電路結(jié)構(gòu)圖

12、： 清零電路復(fù)位電路采用k0開關(guān)來控制，實(shí)現(xiàn)的功能則是，當(dāng)該鍵被按下之后，就可以實(shí)現(xiàn)計(jì)時(shí)清零功能。清零電路結(jié)構(gòu)圖：具體的參見上計(jì)時(shí)電路中的流程框圖 脈沖發(fā)生電路分頻電路（時(shí)鐘分頻，為數(shù)碼管，按鍵蜂鳴器等提供時(shí)鐘信號(hào)）48MHZ脈沖信號(hào) 1HZ 分頻電路（時(shí)鐘分頻，為數(shù)碼管，按鍵蜂鳴器等提供時(shí)鐘信號(hào)） 1KHZ 500HZ 校時(shí)校分流程鬧鐘判斷流程功能模塊電路設(shè)計(jì)此次設(shè)計(jì)一共有以下幾個(gè)模塊：正常顯示模塊、分頻模塊鬧鈴設(shè)定模塊、鬧鈴比較模塊、顯示管段選模塊、顯示管位選模塊；為了寫代碼方便都放在一個(gè)module 里，只將分頻單獨(dú)隔離出來。秒脈沖發(fā)生電路模塊module make_sec(clk,ou

13、t_clk1hz);input clk;output out_clk1hz;reg sec;reg 24:0 count1; 真圖 圖數(shù)碼顯示分析： 為了測(cè)試方便在數(shù)碼管顯示已經(jīng)設(shè)定好的時(shí)間12：00：00 就直接寫入該值，如上所示。 時(shí)校時(shí)仿真 1、代碼 timescale 1ns/1nsmodule jiaoshi_tp;reg clk,reset;wire 23:16jzhourout;parameter DELY=10;always #(DELY/2) clk=clk;jiaoshi u1(reset,clk,jzhourout);initial begin clk=0;reset=0

14、; #DELY reset =1; #DELY reset =0;#(DELY*100); # DELY $finish;endinitial $monitor($time,jzhourout=%d ,jzhourout);endmodulemodule jiaoshi(reset,clk,jzhourout);input clk,reset;output 23:16 jzhourout;reg 23:16jzhour;assign jzhourout=jzhour;always (negedge clk) begin if (reset) jzhour23:16=0; else begin

15、jzhour19:16 = jzhour19:16 + 1b1;王金明.數(shù)字系統(tǒng)設(shè)計(jì)與verilog HDL（第四版）.電子工業(yè)出版社.北京.2011.2臧春華.數(shù)字系統(tǒng)設(shè)計(jì)與PLD應(yīng)用（第三版）.電子工業(yè)出版社.北京.2009.七實(shí)驗(yàn)感想在EDA實(shí)驗(yàn)室一個(gè)星期學(xué)習(xí)，使我受益匪淺。這不僅增強(qiáng)了我對(duì)EDA設(shè)計(jì)的興趣，更掌握了基本的電路設(shè)計(jì)流程、方法以及技巧。具備了這些基本知識(shí)，為今后的自主學(xué)習(xí)奠定了良好的基礎(chǔ)。在很短的時(shí)間內(nèi)，就共同學(xué)到了各種各樣的知識(shí)，節(jié)省了時(shí)間和精力。通過對(duì)課程的實(shí)驗(yàn)的學(xué)習(xí)，我對(duì)EDA的學(xué)習(xí)和理解有了更深刻的認(rèn)識(shí)和體會(huì)。把原本很多只能在理論上學(xué)習(xí)到的東西，付出到實(shí)踐當(dāng)中去。又因?yàn)樵谠趯?shí)驗(yàn)過程中有許多實(shí)驗(yàn)現(xiàn)象，需要我們仔細(xì)的觀察，并且分析現(xiàn)象的原因。特