集成電路設(shè)計(jì)常識(shí)-山大暑期學(xué)校-集成電路

1、山大暑期學(xué)校-集成電路1一、什么是集成電路？2集成電路（integrated circuit ），以半導(dǎo)體材料為基片，將至少有一個(gè)是有源元件的兩個(gè)以上元件和部分或者全部互連線路集成在一個(gè)基片上，以執(zhí)行某種功能的電子產(chǎn)品。3二、集成電路的發(fā)展John BardeenWilliam Bradford ShockleyWalter Houser Brattain第一個(gè)晶體管1947年12月23日 貝爾實(shí)驗(yàn)室1、第一個(gè)晶體管41958年第一塊集成電路：12個(gè)器件，Ge晶片Kilby, TI公司2000年諾貝爾物理獎(jiǎng)2、第一塊集成電路53、摩爾定律IC上可容納的晶體管數(shù)目，約每 18 個(gè)月便會(huì)增加一倍，

2、性能也提升一倍2009年：intel酷睿i系列全新推出，創(chuàng)紀(jì)錄采用了領(lǐng)先的32納米工藝，并且下一代22納米工藝正在研發(fā)。 6789芯片內(nèi)部集成電路 1011三、集成電路產(chǎn)業(yè) 集成電路材料 集成電路制造 集成電路封裝 集成電路設(shè)計(jì)121、集成電路材料132、集成電路制造數(shù)字電路數(shù)模混合電路現(xiàn)代模擬電路現(xiàn)代IC設(shè)計(jì)絕大多數(shù)采用CMOS工藝14集成電路制造15集成電路制造16集成電路制造173、集成電路封裝184、集成電路設(shè)計(jì) 數(shù)字集成電路 模擬集成電路 射頻集成電路19設(shè)計(jì)方法定制 (Custom Design)人工設(shè)計(jì)，設(shè)計(jì)周期長(zhǎng)，高性能，高集成度微處理器，模擬電路，IP核標(biāo)準(zhǔn)單元 (Stand

3、ard Cell)預(yù)先設(shè)計(jì)好的標(biāo)準(zhǔn)單元，設(shè)計(jì)周期短，性能較好專用電路 (ASIC)可編程邏輯器件 (FPGA/PLD)預(yù)先生產(chǎn)的芯片，設(shè)計(jì)周期最短，低研發(fā)成本原形驗(yàn)證(Prototyping)，可重構(gòu)計(jì)算20集成電路設(shè)計(jì)方法的比較全定制 標(biāo)準(zhǔn)單元 可編程邏輯器件單片成本低高開發(fā)費(fèi)用高低開發(fā)周期長(zhǎng)短21產(chǎn)量不同時(shí)成本與設(shè)計(jì)方法的關(guān)系22全定制的集成電路設(shè)計(jì)運(yùn)算放大器的設(shè)計(jì)23運(yùn)算放大器版圖設(shè)計(jì)全定制的集成電路設(shè)計(jì)24電路設(shè)計(jì)抽象級(jí)別結(jié)構(gòu)級(jí)系統(tǒng)級(jí)晶體管級(jí)器件物理級(jí)25前端設(shè)計(jì)后端設(shè)計(jì)集成電路設(shè)計(jì)流程設(shè)計(jì)目標(biāo)芯片系統(tǒng)級(jí)設(shè)計(jì)電路原理圖設(shè)計(jì)行為級(jí)/寄存器級(jí)/門級(jí)/晶體管級(jí)電路設(shè)計(jì)與仿真劃分功能模塊，系統(tǒng)

4、級(jí)仿真功能與性能指標(biāo)電路版圖設(shè)計(jì)后仿真布局布線，規(guī)則驗(yàn)證寄生參數(shù)測(cè)試模擬集成電路設(shè)計(jì)數(shù)字集成電路設(shè)計(jì)26模擬集成電路設(shè)計(jì)模擬電路設(shè)計(jì)晶體管級(jí)原理圖設(shè)計(jì)SPICE仿真按照規(guī)格要求，選用已用于工業(yè)的成熟模塊，略微修改、組合成滿足規(guī)格要求的電路。 布局布線(Layout)物理規(guī)則驗(yàn)證(DRC: Design Rule Check)與電路圖一致性驗(yàn)證(LVS: Layout vs. Schematic)寄生參數(shù)提取(PE: Parasitical Extraction)后仿真GDSII文件CMOS、雙極(Bipolar)、Bi-CMOS27數(shù)字集成電路設(shè)計(jì)流程數(shù)字電路設(shè)計(jì)Verilog/VHDL進(jìn)行行

5、為級(jí)功能設(shè)計(jì)行為級(jí)功能仿真綜合(Synthesis)門級(jí)verilog仿真布局布線(LAYOUT)物理規(guī)則驗(yàn)證(DRC: Design Rule Check)與電路圖一致性驗(yàn)證(LVS: Layout vs. Schematic)GDSII文件CMOS (Complementary Metal Oxide Semiconductor)28主流EDA軟件Cadence EDA軟件數(shù)字系統(tǒng)模擬工具Verilog-XL；電路圖設(shè)計(jì)工具Composer；電路模擬工具Analog Artist；射頻模擬工具Spectre RF；版圖編輯器Virtuoso Layout；布局布線工具Preview；版圖驗(yàn)

6、證工具Dracula等 29Synopsys EDA軟件以它的綜合工具而稱著。綜合平臺(tái) DC Ultra布局布線系統(tǒng) Apollo-II三維全芯片參數(shù)提取 Star-RCXT層次化物理驗(yàn)證 Hercules門級(jí)靜態(tài)時(shí)序分析 PrimeTime高質(zhì)量的IP庫 DesignWare Library自動(dòng)測(cè)試向量生成 TetraMAX ATPG。30Mentor graphics EDA軟件具有EDA全線產(chǎn)品，包括：仿真工具Eldo、 ModelSim等 ; 驗(yàn)證工具Calibre 系列；IC設(shè)計(jì)工具icstudio；FPGA設(shè)計(jì)系統(tǒng); IC測(cè)試軟件FastScan 、DFT、DFM等 ;PCB設(shè)計(jì)系統(tǒng) 31Zeni EDA軟件 九天（Zeni）系統(tǒng)是熊貓（Panda）系統(tǒng)的改進(jìn)版，由我國在80年代后期自主開發(fā)，面向全定制和半定制大規(guī)模集成電路設(shè)計(jì)的EDA工具軟件。覆蓋了集成電路設(shè)計(jì)的主要過程，包括： 基于語言的和基于圖形的設(shè)計(jì)輸入，各個(gè)級(jí)別的設(shè)計(jì)正確性的模擬驗(yàn)證（ZeniVDE）； 交互式的物理版圖設(shè)計(jì)（ZeniPDT）； 版圖正確性驗(yàn)以及CAD數(shù)據(jù)庫 （ZeniVERI）。32Silvaco EDA軟件工藝計(jì)算機(jī)輔助設(shè)計(jì)