常用集成邏輯門電路的邏輯功能測試

1、常用集成邏輯門電路的邏輯功能測試第1頁，共64頁，2022年，5月20日，6點4分，星期三1知道常用集成邏輯門電路的符號、邏輯功能。2用儀器儀表測試常用集成邏輯門電路的邏輯功能。3用儀器儀表測試常用集成邏輯門電路的應(yīng)用電路。4分析和仿真常用集成邏輯門電路及其應(yīng)用電路。5編寫文檔記錄常用集成邏輯門電路的學(xué)習(xí)過程和測試結(jié)果。（一組交一份）6相互交流和學(xué)習(xí)。任務(wù)目標(biāo)與要求第2頁，共64頁，2022年，5月20日，6點4分，星期三任務(wù)二目錄任務(wù)技能訓(xùn)練任務(wù)基礎(chǔ)知識第3頁，共64頁，2022年，5月20日，6點4分，星期三學(xué)習(xí)要點：二極管、三極管的開關(guān)特性分立元件門電路集成門電路及其功能和使用方法任務(wù)基

2、礎(chǔ)知識第4頁，共64頁，2022年，5月20日，6點4分，星期三基本和常用門電路有與門、或門、非門（反相器）、與非門、或非門、與或非門和異或門等。任務(wù)基礎(chǔ)知識一分立元件門電路獲得高、低電平的基本方法：利用半導(dǎo)體開關(guān)元件的導(dǎo)通、截止（即開、關(guān)）兩種工作狀態(tài)，如下圖。邏輯0和1： 電子電路中用高、低電平來表示。邏輯門電路：用以實現(xiàn)基本和常用邏輯運算的電子電路，簡稱門電路。圖2-1 獲得高、低電平的方法 圖2-2 高、低電平的邏輯賦值 a) 正邏輯b） 負(fù)邏輯第5頁，共64頁，2022年，5月20日，6點4分，星期三一、二極管、三極管的開關(guān)特性1.二極管的開關(guān)特性二極管符號：正極負(fù)極uD Ui0.5

3、V時，二極管導(dǎo)通。第6頁，共64頁，2022年，5月20日，6點4分，星期三uououi0V時，二極管截止，如同開關(guān)斷開，uo0V。ui5V時，二極管導(dǎo)通，如同0.7V的電壓源，uo4.3V。二極管的反向恢復(fù)時間限制了二極管的開關(guān)速度。第7頁，共64頁，2022年，5月20日，6點4分，星期三2.三極管的開關(guān)特性第8頁，共64頁，2022年，5月20日，6點4分，星期三RbRc+VCCbce截止?fàn)顟B(tài)飽和狀態(tài)iBIBSui=UIL0.5Vuo=+VCCui=UIHuo=0.3VRbRc+VCCbce0.7V0.3V飽和區(qū)截止區(qū)放大區(qū)觀看講解動畫第9頁，共64頁，2022年，5月20日，6點4分，

4、星期三ui=0.3V時，因為uBE0.5V，iB=0，三極管工作在截止?fàn)顟B(tài)，ic=0。因為ic=0，所以輸出電壓：ui=1V時，三極管導(dǎo)通，基極電流：因為0iBIBS，三極管工作在飽和狀態(tài)。輸出電壓：uoUCES0.3V第10頁，共64頁，2022年，5月20日，6點4分，星期三3.MOS管的開關(guān)特性工作原理電路轉(zhuǎn)移特性曲線輸出特性曲線uiuiGDSRD+VDDGDSRD+VDDGDSRD+VDD截止?fàn)顟B(tài)uiUTuo0第11頁，共64頁，2022年，5月20日，6點4分，星期三二、三種基本門電路1、二極管與門Y=AB第12頁，共64頁，2022年，5月20日，6點4分，星期三2.二極管或門Y=

5、A+B第13頁，共64頁，2022年，5月20日，6點4分，星期三3.三極管非門uA0V時，三極管截止，iB0，iC0，輸出電壓uYVCC5VuA5V時，三極管導(dǎo)通?；鶚O電流為：iBIBS，三極管工作在飽和狀態(tài)。輸出電壓uYUCES0.3V。三極管臨界飽和時的基極電流為：第14頁，共64頁，2022年，5月20日，6點4分，星期三當(dāng)uA0V時，由于uGSuA0V，小于開啟電壓UT，所以MOS管截止。輸出電壓為uYVDD10V。當(dāng)uA10V時，由于uGSuA10V，大于開啟電壓UT，所以MOS管導(dǎo)通，且工作在可變電阻區(qū)，導(dǎo)通電阻很小，只有幾百歐姆。輸出電壓為uY0V。第15頁，共64頁，2022

6、年，5月20日，6點4分，星期三任務(wù)基礎(chǔ)知識二TTL集成門電路1.TTL與非門第16頁，共64頁，2022年，5月20日，6點4分，星期三輸入信號不全為1：如uA=0.3V， uB=3.6V3.6V0.3V1V則uB1=0.3+0.7=1V，T2、T5截止，T3、T4導(dǎo)通忽略iB3，輸出端的電位為：輸出Y為高電平。uY50.70.73.6V第17頁，共64頁，2022年，5月20日，6點4分，星期三3.6V3.6V輸入信號全為1：如uA=uB=3.6V2.1V則uB1=2.1V，T2、T5導(dǎo)通，T3、T4截止輸出端的電位為：uY=UCES0.3V輸出Y為低電平。第18頁，共64頁，2022年，

7、5月20日，6點4分，星期三功能表真值表邏輯表達(dá)式輸入有低，輸出為高；輸入全高，輸出為低。觀看TTL與非門原理動畫第19頁，共64頁，2022年，5月20日，6點4分，星期三74LS00內(nèi)含4個2輸入與非門，74LS20內(nèi)含2個4輸入與非門。74LS00管腳介紹動畫演示第20頁，共64頁，2022年，5月20日，6點4分，星期三2.TTL非門、或非門、與或非門、與門、或門及異或門A=0時，T2、T5截止，T3、T4導(dǎo)通，Y=1。A=1時，T2、T5導(dǎo)通，T3、T4截止，Y=0。TTL非門第21頁，共64頁，2022年，5月20日，6點4分，星期三A、B中只要有一個為1，即高電平，如A1，則iB

8、1就會經(jīng)過T1集電結(jié)流入T2基極，使T2、T5飽和導(dǎo)通，輸出為低電平，即Y0。AB0時，iB1、iB1均分別流入T1、T1發(fā)射極，使T2、T2、T5均截止，T3、T4導(dǎo)通，輸出為高電平，即Y1。TTL或非門第22頁，共64頁，2022年，5月20日，6點4分，星期三A和B都為高電平（T2導(dǎo)通）、或C和D都為高電平（T2導(dǎo)通）時，T5飽和導(dǎo)通、T4截止，輸出Y=0。A和B不全為高電平、并且C和D也不全為高電平（T2和T2同時截止）時，T5截止、T4飽和導(dǎo)通，輸出Y=1。TTL與或非門第23頁，共64頁，2022年，5月20日，6點4分，星期三與門Y=AB=AB或門Y=A+B=A+B異或門第24頁

9、，共64頁，2022年，5月20日，6點4分，星期三3.OC門及TSL門問題的提出：為解決一般TTL與非門不能“線與”而設(shè)計的。A、B不全為1時，uB1=1V，T2、T3截止，Y=1。接入外接電阻R后：A、B全為1時，uB1=2.1V，T2、T3飽和導(dǎo)通，Y=0。外接電阻R的取值范圍為：OC門n個OC門并聯(lián)后為負(fù)載門的m個輸入端提供輸入信號時的R。第25頁，共64頁，2022年，5月20日，6點4分，星期三TSL門（三態(tài)門）E0時，二極管D導(dǎo)通，T1基極和T2基極均被鉗制在低電平，因而T2T5均截止，輸出端開路，電路處于高阻狀態(tài)。結(jié)論：電路的輸出有高阻態(tài)、高電平和低電平3種狀態(tài)。E1時，二極管

10、D截止，TSL門的輸出狀態(tài)完全取決于輸入信號A的狀態(tài)，電路輸出與輸入的邏輯關(guān)系和一般反相器相同，即：Y=A，A0時Y1，為高電平；A1時Y0，為低電平。第26頁，共64頁，2022年，5月20日，6點4分，星期三&ABF符號功能表三態(tài)門的符號及功能表&ABF符號功能表使能端高電平起作用使能端低電平起作用第27頁，共64頁，2022年，5月20日，6點4分，星期三TSL門的應(yīng)用：作多路開關(guān)：E=0時，門G1使能，G2禁止，Y=A；E=1時，門G2使能，G1禁止，Y=B。信號雙向傳輸：E=0時信號向右傳送，B=A；E=1時信號向左傳送，A=B 。構(gòu)成數(shù)據(jù)總線：讓各門的控制端輪流處于低電平，即任何時

11、刻只讓一個TSL門處于工作狀態(tài)，而其余TSL門均處于高阻狀態(tài)，這樣總線就會輪流接受各TSL門的輸出。第28頁，共64頁，2022年，5月20日，6點4分，星期三4.TTL系列集成電路及主要參數(shù)TTL系列集成電路74：標(biāo)準(zhǔn)系列，前面介紹的TTL門電路都屬于74系列，其典型電路與非門的平均傳輸時間tpd10ns，平均功耗P10mW。74H：高速系列，是在74系列基礎(chǔ)上改進(jìn)得到的，其典型電路與非門的平均傳輸時間tpd6ns，平均功耗P22mW。74S：肖特基系列，是在74H系列基礎(chǔ)上改進(jìn)得到的，其典型電路與非門的平均傳輸時間tpd3ns，平均功耗P19mW。74LS：低功耗肖特基系列，是在74S系列

12、基礎(chǔ)上改進(jìn)得到的，其典型電路與非門的平均傳輸時間tpd9ns，平均功耗P2mW。74LS系列產(chǎn)品具有最佳的綜合性能，是TTL集成電路的主流，是應(yīng)用最廣的系列。第29頁，共64頁，2022年，5月20日，6點4分，星期三TTL與非門主要參數(shù)（1）輸出高電平UOH：TTL與非門的一個或幾個輸入為低電平時的輸出電平。產(chǎn)品規(guī)范值UOH2.4V，標(biāo)準(zhǔn)高電平USH2.4V。（2）高電平輸出電流IOH：輸出為高電平時，提供給外接負(fù)載的最大輸出電流，超過此值會使輸出高電平下降。IOH表示電路的拉電流負(fù)載能力。（3）輸出低電平UOL：TTL與非門的輸入全為高電平時的輸出電平。產(chǎn)品規(guī)范值UOL0.4V，標(biāo)準(zhǔn)低電平

13、USL0.4V。（4）低電平輸出電流IOL：輸出為低電平時，外接負(fù)載的最大輸出電流，超過此值會使輸出低電平上升。IOL表示電路的灌電流負(fù)載能力。（5）扇出系數(shù)NO：指一個門電路能帶同類門的最大數(shù)目，它表示門電路的帶負(fù)載能力。一般TTL門電路NO8，功率驅(qū)動門的NO可達(dá)25。（6）最大工作頻率fmax：超過此頻率電路就不能正常工作。第30頁，共64頁，2022年，5月20日，6點4分，星期三（7）輸入開門電平UON：是在額定負(fù)載下使與非門的輸出電平達(dá)到標(biāo)準(zhǔn)低電平USL的輸入電平。它表示使與非門開通的最小輸入電平。一般TTL門電路的UON1.8V。（8）輸入關(guān)門電平UOFF：使與非門的輸出電平達(dá)到

14、標(biāo)準(zhǔn)高電平USH的輸入電平。它表示使與非門關(guān)斷所需的最大輸入電平。一般TTL門電路的UOFF0.8V。（9）高電平輸入電流IIH：輸入為高電平時的輸入電流，也即當(dāng)前級輸出為高電平時，本級輸入電路造成的前級拉電流。（10）低電平輸入電流IIL：輸入為低電平時的輸出電流，也即當(dāng)前級輸出為低電平時，本級輸入電路造成的前級灌電流。（11）平均傳輸時間tpd：信號通過與非門時所需的平均延遲時間。在工作頻率較高的數(shù)字電路中，信號經(jīng)過多級傳輸后造成的時間延遲，會影響電路的邏輯功能。（12）空載功耗：與非門空載時電源總電流ICC與電源電壓VCC的乘積。第31頁，共64頁，2022年，5月20日，6點4分，星期

15、三1.CMO反相器（1）uA0V時，TN截止，TP導(dǎo)通。輸出電壓uYVDD10V。（2）uA10V時，TN導(dǎo)通，TP截止。輸出電壓uY0V。任務(wù)基礎(chǔ)知識三CMOS集成門電路第32頁，共64頁，2022年，5月20日，6點4分，星期三2.CMOS與非門、或非門、與門、或門、與或非門和異或門CMOS與非門A、B當(dāng)中有一個或全為低電平時，TN1、TN2中有一個或全部截止，TP1、TP2中有一個或全部導(dǎo)通，輸出Y為高電平。只有當(dāng)輸入A、B全為高電平時，TN1和TN2才會都導(dǎo)通，TP1和TP2才會都截止，輸出Y才會為低電平。第33頁，共64頁，2022年，5月20日，6點4分，星期三CMOS或非門只要輸

16、入A、B當(dāng)中有一個或全為高電平，TP1、TP2中有一個或全部截止，TN1、TN2中有一個或全部導(dǎo)通，輸出Y為低電平。只有當(dāng)A、B全為低電平時，TP1和TP2才會都導(dǎo)通，TN1和TN2才會都截止，輸出Y才會為高電平。第34頁，共64頁，2022年，5月20日，6點4分，星期三與門Y=AB=AB或門Y=A+B=A+BCMOS與或非門第35頁，共64頁，2022年，5月20日，6點4分，星期三CMOS異或門3.CMOS OD門、TSL門及傳輸門CMOS OD門第36頁，共64頁，2022年，5月20日，6點4分，星期三CMOS TSL門E=1時，TP2、TN2均截止，Y與地和電源都斷開了，輸出端呈現(xiàn)

17、為高阻態(tài)。E=0時，TP2、TN2均導(dǎo)通，TP1、TN1構(gòu)成反相器。可見電路的輸出有高阻態(tài)、高電平和低電平3種狀態(tài)，是一種三態(tài)門。第37頁，共64頁，2022年，5月20日，6點4分，星期三CMOS 傳輸門C0、 ，即C端為低電平（0V）、 端為高電平（VDD）時， TN和TP都不具備開啟條件而截止，輸入和輸出之間相當(dāng)于開關(guān)斷開一樣。C1、 ，即C端為高電平（VDD）、 端為低電平（0V）時，TN和TP都具備了導(dǎo)通條件，輸入和輸出之間相當(dāng)于開關(guān)接通一樣，uoui。第38頁，共64頁，2022年，5月20日，6點4分，星期三4.CMOS數(shù)字電路的特點及使用時的注意事項 （1）CMOS電路的工作速

18、度比TTL電路的低。 （2）CMOS帶負(fù)載的能力比TTL電路強。 （3）CMOS電路的電源電壓允許范圍較大，約在318V，抗干擾能力比TTL電路強。 （4）CMOS電路的功耗比TTL電路小得多。門電路的功耗只有幾個W，中規(guī)模集成電路的功耗也不會超過100W。 （5）CMOS集成電路的集成度比TTL電路高。 （6）CMOS電路適合于特殊環(huán)境下工作。 （7）CMOS電路容易受靜電感應(yīng)而擊穿，在使用和存放時應(yīng)注意靜電屏蔽，焊接時電烙鐵應(yīng)接地良好，尤其是CMOS電路多余不用的輸入端不能懸空，應(yīng)根據(jù)需要接地或接高電平。CMOS數(shù)字電路的特點第39頁，共64頁，2022年，5月20日，6點4分，星期三使用

19、集成電路時的注意事項 （1）對于各種集成電路，使用時一定要在推薦的工作條件范圍內(nèi)，否則將導(dǎo)致性能下降或損壞器件。 （2）數(shù)字集成電路中多余的輸入端在不改變邏輯關(guān)系的前提下可以并聯(lián)起來使用，也可根據(jù)邏輯關(guān)系的要求接地或接高電平。TTL電路多余的輸入端懸空表示輸入為高電平；但CMOS電路，多余的輸入端不允許懸空，否則電路將不能正常工作。 （3）TTL電路和CMOS電路之間一般不能直接連接，而需利用接口電路進(jìn)行電平轉(zhuǎn)換或電流變換才可進(jìn)行連接，使前級器件的輸出電平及電流滿足后級器件對輸入電平及電流的要求，并不得對器件造成損害。第40頁，共64頁，2022年，5月20日，6點4分，星期三附: 門電路的常

20、見邏輯符號 與門 或門 非門F=AB F=A+B&ABFABFABFABFABFABFA1FAFAFAF第41頁，共64頁，2022年，5月20日，6點4分，星期三 與非門 或非門 OC門 (兩輸入與非)&ABFABFABFABFABFABF&ABFABFABF國標(biāo)第42頁，共64頁，2022年，5月20日，6點4分，星期三AB&AB&AB國家標(biāo)準(zhǔn) 三態(tài)門 (兩輸入與非) 與或非門+ABCDFABCDF&第43頁，共64頁，2022年，5月20日，6點4分，星期三任務(wù)技能訓(xùn)練一硬件實驗 驗證常用門電路的邏輯功能。掌握4種常用集成門電路對信號的控制作用。了解CMOS集成電路的使用規(guī)則。 一、實驗

21、目的和任務(wù)實驗一 常用集成邏輯門電路的邏輯功能測試 第44頁，共64頁，2022年，5月20日，6點4分，星期三二、實驗內(nèi)容及步驟 1.門電路邏輯功能測試 或非門電路 第45頁，共64頁，2022年，5月20日，6點4分，星期三異或門電路第46頁，共64頁，2022年，5月20日，6點4分，星期三 門電路邏輯功能表 輸入輸出或非門異或門AB00110101第47頁，共64頁，2022年，5月20日，6點4分，星期三與非門電路第48頁，共64頁，2022年，5月20日，6點4分，星期三與或非門電路第49頁，共64頁，2022年，5月20日，6點4分，星期三 門電路邏輯功能表 輸入輸出與非門與或非

22、門ABCD 第50頁，共64頁，2022年，5月20日，6點4分，星期三CMOS與非門電路（CD4011）第51頁，共64頁，2022年，5月20日，6點4分，星期三2.門電路中邏輯電平對信號的控制 或非門電路 第52頁，共64頁，2022年，5月20日，6點4分，星期三異或門電路 第53頁，共64頁，2022年，5月20日，6點4分，星期三與非門電路 第54頁，共64頁，2022年，5月20日，6點4分，星期三與或非門電路 第55頁，共64頁，2022年，5月20日，6點4分，星期三1歸納異或門、與或非門分別在什么輸入情況下，輸出低電平？什么情況下輸出高電平？2如果要用74LS51實現(xiàn)如下邏輯功能（與非、或非），應(yīng)如何搭接電路？畫出原理圖。3多輸入的門電路的一個輸入端接連續(xù)脈沖時，那么：其余的輸入端是什么邏輯狀態(tài)時，允許脈沖通過？脈沖通過時，輸入和輸出波形有何差別？如果僅僅想用一個控制端控制輸入信號的通斷，其余端口如