EDA智能四路搶答器設(shè)計(jì)(框圖+vhdl源程序+仿真圖)-課程設(shè)計(jì)

1、EDA智能四路搶答器設(shè)計(jì)(框圖+vhdl源程序+仿真圖)-課程EDA智能四路搶答器設(shè)計(jì)(框圖+vhdl源程序+仿真圖) 設(shè)計(jì)目的 1. 進(jìn)一步了解VHDL語(yǔ)言功能；2. 了解EDA在高頻工作下的優(yōu)勢(shì)；3. 學(xué)習(xí)資料的收集與整理，學(xué)會(huì)撰寫(xiě)課程設(shè)計(jì)報(bào)告。 實(shí)驗(yàn)環(huán)境 1 微型電子計(jì)算機(jī)（PC）；2. 安裝Windows 2000以上操作系統(tǒng)，Maxplus軟件等開(kāi)發(fā)工具。 3. EDA綜合實(shí)驗(yàn)儀，連線若干。任務(wù)要求 1. 按照課題設(shè)計(jì)任務(wù)和要求，對(duì)設(shè)計(jì)系統(tǒng)進(jìn)行驗(yàn)證調(diào)試或仿真；觀察程序運(yùn)行和仿真結(jié)果，判斷其正確性。2. 利用課余時(shí)間去圖書(shū)館或上網(wǎng)查閱課題相關(guān)資料，深入理解課題含義及設(shè)計(jì)要求，注意材料收

2、集與整理；3. 在第15周末之前完成預(yù)設(shè)計(jì)，并請(qǐng)指導(dǎo)教師審查，通過(guò)后方可進(jìn)行下一步工作；4. 結(jié)束后，及時(shí)提交設(shè)計(jì)報(bào)告（含紙質(zhì)稿、電子稿），要求格式規(guī)范、內(nèi)容完整、結(jié)論正確。工作進(jìn)度計(jì)劃序號(hào) 起止日期 工 作 內(nèi) 容1 2009.12.142009.12.14 在預(yù)設(shè)計(jì)的基礎(chǔ)上，進(jìn)一步查閱資料，完善設(shè)計(jì)方2 2009.12.152009.12.16 設(shè)計(jì)總體方案，編寫(xiě)代碼，上機(jī)調(diào)試，實(shí)驗(yàn)仿真驗(yàn)案.證。3 2009.12.172009.12.17 測(cè)試程序，完善功能，撰寫(xiě)設(shè)計(jì)報(bào)告。 42009.12.18 參加答辯，根據(jù)教師反饋意見(jiàn)，修改、完善設(shè)計(jì)報(bào)告。 摘 要搶答器作為一種工具，已經(jīng)廣泛應(yīng)用于

3、各種智力和知識(shí)競(jìng)賽場(chǎng)合。但是搶答器的使用頻率較低，且有的要么制作復(fù)雜，要么可靠性低，減少興致。作為一個(gè)單位若專(zhuān)購(gòu)一臺(tái)搶答器雖然在經(jīng)濟(jì)上可以承受，但每年使用的次數(shù)極少，往往因長(zhǎng)期存放使搶答器損壞，再購(gòu)置一臺(tái)新的就會(huì)影響活動(dòng)的開(kāi)展，因此設(shè)計(jì)了本搶答器。 本設(shè)計(jì)是以四路搶答為基本概念。從實(shí)際應(yīng)用出發(fā),利用電子設(shè)計(jì)自動(dòng)化( EDA)技術(shù),用可編程邏輯器件設(shè)計(jì)具有擴(kuò)充功能的搶答器。它以VHDL硬件描述語(yǔ)言作為平臺(tái)，結(jié)合動(dòng)手實(shí)驗(yàn)而完成的。它的特點(diǎn)是電路簡(jiǎn)單、制作方便、操作簡(jiǎn)單、方便、性能可靠，實(shí)用于多種智力競(jìng)賽活動(dòng)。本搶答器的電路主要有四部分組成：鑒別鎖存電路、答題計(jì)時(shí)電路、計(jì)分電路以及掃描顯示模塊的電路

4、，并利用Quartus II工具軟件完成了編譯仿真驗(yàn)證。這個(gè)搶答器設(shè)計(jì)基本上滿足了實(shí)際比賽應(yīng)用中的各種需要。在實(shí)際中有很大的用途。關(guān)鍵詞： 電子設(shè)計(jì)自動(dòng)化 搶答器 Quartus II 仿真 VHDL 目 錄1 引言 52 關(guān)于課程設(shè)計(jì) 621 課程設(shè)計(jì)目的 622 課程設(shè)計(jì)的內(nèi)容 63 開(kāi)發(fā)工具簡(jiǎn)介 731 EDA技術(shù) 732 硬件描述語(yǔ)言VHDL 733 VHDL的設(shè)計(jì)流程 84 設(shè)計(jì)過(guò)程 941 系統(tǒng)設(shè)計(jì)要求 942 系統(tǒng)設(shè)計(jì)方案 943 主要VHDL源程序 114.3.1 搶答鑒別電路Q(chēng)DJB的VHDL源程序 11 4.3.2 計(jì)分器電路JFQ的VHDL源程序 12 4.3.3 計(jì)時(shí)器

5、電路JSQ的VHDL源程序 15 4.3.4 譯碼器電路YMQ的VHDL源程序 17 4.3.5 連線電路ANSWER的VHDL源程序 18 5 系統(tǒng)仿真 196 設(shè)計(jì)技巧分析 22總 結(jié) 24致 謝 25參 考 文 獻(xiàn) 261 引言數(shù)字電路主要是基于兩個(gè)信號(hào)（我們可以簡(jiǎn)單的說(shuō)是有電壓和無(wú)電壓），用數(shù)字信號(hào)完成對(duì)數(shù)字量進(jìn)行算術(shù)運(yùn)算和邏輯運(yùn)算的電路我們稱(chēng)之為數(shù)字電路，它具有邏輯運(yùn)算和邏輯處理等功能，數(shù)字電路可分為組合邏輯電路和時(shí)序邏輯電路。EDA技術(shù)又稱(chēng)電子設(shè)計(jì)自動(dòng)化，它是為解決自動(dòng)控制系統(tǒng)設(shè)計(jì)而提出的，從70年代經(jīng)歷了計(jì)算機(jī)輔助設(shè)計(jì)（CAD），計(jì)算機(jī)輔助工程（CAE），電子系統(tǒng)設(shè)計(jì)自子數(shù)的動(dòng)化

6、（ESDA）3個(gè)階段。前兩個(gè)階段的EDA產(chǎn)品都只是個(gè)別或部分的解決了電產(chǎn)品設(shè)計(jì)中的工程問(wèn)題；第三代EDA工具根據(jù)工程設(shè)計(jì)中的瓶頸和矛盾對(duì)設(shè)計(jì)據(jù)庫(kù)實(shí)現(xiàn)了統(tǒng)一管理，并提出了并行設(shè)計(jì)環(huán)境概念，提供了獨(dú)立于工藝和廠家系統(tǒng)級(jí)的設(shè)計(jì)工具。VHDL（VERY HIGH SPEED INTEGRATED CIRCUIT HARDWARE DESCRIPTIONLANGUAGE）語(yǔ)言最早是有美國(guó)國(guó)防部提出的，它支持行為領(lǐng)域和結(jié)構(gòu)領(lǐng)域的硬件描述，并且可以從最抽象的系統(tǒng)級(jí)一直到最精確的邏輯級(jí)，在描述數(shù)字系統(tǒng)時(shí)，可以使用前后一致的語(yǔ)義和語(yǔ)法跨越多個(gè)層次，并且使用跨越多個(gè)級(jí)別的混合描述模擬該系統(tǒng)。因此，它可以由高層次行

7、為描述子系統(tǒng)及低層次詳細(xì)實(shí)現(xiàn)子系統(tǒng)所組成的系統(tǒng)模擬。它有兩個(gè)版本IEEEStd1076-1987LRM87和IEEEStd1076-1993LRM93，他們并不完全兼容，但做一些修改就可以兼容了。許多公司都為VHDL開(kāi)發(fā)出了編譯和仿真軟件，其中Max+plusII(或?qū)懗蒑axplus2,或MP2) 是Altera公司推出的的第三代PLD開(kāi)發(fā)系統(tǒng)(Altera第四代PLD 開(kāi)發(fā)系統(tǒng)被稱(chēng)為：QuartusII，主要用于設(shè)計(jì)新器件和大規(guī)模 CPLD/FPGA).使用MAX+PLUSII 的設(shè)計(jì)者不需精通器件內(nèi)部的復(fù)雜結(jié)構(gòu)。設(shè)計(jì)者可以用自己熟悉的設(shè)計(jì)工具（如原理圖輸入或硬件描述語(yǔ)言）建立設(shè)計(jì)，MAX

8、+PLUSII 把這些設(shè)計(jì)轉(zhuǎn)自動(dòng)換成最終所需的格式。其設(shè)計(jì)速度非常快。對(duì)于一般幾千門(mén)的電路設(shè)計(jì)，使用 MAX+PLUSII，從設(shè)計(jì)輸入到器件編程完畢，用戶拿到設(shè)計(jì)好的邏輯電路，大約只需幾小時(shí)。設(shè)計(jì)處理一般在數(shù)分鐘內(nèi)內(nèi)完成。特別是在原理圖輸入等方面。1276EDA 智能四路搶答器設(shè)計(jì)(框圖+vhdl 源程序+仿真圖)關(guān)于課程設(shè)計(jì)21 課程設(shè)計(jì)目的理論聯(lián)系實(shí)際，鞏固和運(yùn)用所學(xué)課程，提高分析、解決計(jì)算機(jī)技術(shù)實(shí)際問(wèn)題的獨(dú)立工作能力，通過(guò)對(duì)一個(gè)智力搶答器的設(shè)計(jì)，進(jìn)一步加深對(duì)計(jì)算機(jī)原理以及數(shù)字電路應(yīng)用技術(shù)方面的了解與認(rèn)識(shí)，進(jìn)一步熟悉數(shù)字電路系統(tǒng)設(shè)計(jì)、制作與調(diào)試的方法和步驟。鞏固所學(xué)課堂知識(shí)，理論聯(lián)系實(shí)際，

9、提高分析、解決計(jì)算機(jī)技術(shù)實(shí)際問(wèn)題的獨(dú)立工作能力。為了進(jìn)一步了解計(jì)算機(jī)組成原理與系統(tǒng)結(jié)構(gòu)，深入學(xué)習(xí)EDA 技術(shù)，用 VHDL 語(yǔ)言去控制將會(huì)使我們對(duì)本專(zhuān)業(yè)知識(shí)可以更好地掌握。22 課程設(shè)計(jì)的內(nèi)容（1）設(shè)計(jì)制作一個(gè)可容納四組參賽者的數(shù)字智力搶答器，每組設(shè)置一個(gè)搶答按鈕供搶答者使用。（2）電路具有第一搶答信號(hào)的鑒別和鎖存功能。 （3）設(shè)置計(jì)分電路。（4）設(shè)置計(jì)時(shí)犯規(guī)電路。（5）設(shè)置譯碼電路。3 開(kāi)發(fā)工具簡(jiǎn)介31 EDA技術(shù)EDA是電子設(shè)計(jì)自動(dòng)化（Electronic Design Automation）的縮寫(xiě)，在20世紀(jì)90年代初從計(jì)算機(jī)輔助設(shè)計(jì)（CAD）、計(jì)算機(jī)輔助制造（CAM）、計(jì)算機(jī)輔助測(cè)試（

10、CAT）和計(jì)算機(jī)輔助工程（CAE）的概念發(fā)展而來(lái)的。20世紀(jì)90年代，國(guó)際上電子和計(jì)算機(jī)技術(shù)較先進(jìn)的國(guó)家，一直在積極探索新的電子電路設(shè)計(jì)方法，并在設(shè)計(jì)方法、工具等方面進(jìn)行了徹底的變革，取得了巨大成功。在電子技術(shù)設(shè)計(jì)領(lǐng)域，可編程邏輯器件（如CPLD、FPGA）的應(yīng)用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計(jì)帶來(lái)了極大的靈活性。這些器件可以通過(guò)軟件編程而對(duì)其硬件結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，從而使得硬件的設(shè)計(jì)可以如同軟件設(shè)計(jì)那樣方便快捷。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法、設(shè)計(jì)過(guò)程和設(shè)計(jì)觀念，促進(jìn)了EDA技術(shù)的迅速發(fā)展。EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺(tái)上，用硬件描述語(yǔ)言HDL

11、完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程載等工作。EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可操作性，減輕下了設(shè)計(jì)者的勞動(dòng)強(qiáng)度。利用EDA工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開(kāi)始設(shè)計(jì)電子系統(tǒng)，大量工作可以通過(guò)計(jì)算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出IC版圖或PCB版圖的整個(gè)過(guò)程的計(jì)算機(jī)上自動(dòng)處理完成?，F(xiàn)在對(duì)EDA的概念或范疇用得很寬。包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域，都有EDA的應(yīng)用。目前EDA技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門(mén)廣

12、泛使用。例如在飛機(jī)制造過(guò)程中，從設(shè)計(jì)、性能測(cè)試及特性分析直到飛行模擬，都可能涉及到EDA技術(shù)。 32 硬件描述語(yǔ)言VHDLVHDL的英文全名是Very-High-Speed Integrated CircuitHardwareDescriptionLanguage,誕生于1982年。1987年底，VHDL被IEEE和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言 。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE-1076（簡(jiǎn)稱(chēng)87版)之后，各EDA公司相繼推出了自己的VHDL設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和VHDL接口。此后VHDL在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語(yǔ)言。1

13、993年，IEEE對(duì)VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展VHDL的內(nèi)容，公布了新版本的VHDL，即IEEE標(biāo)準(zhǔn)的1076-1993版本，（簡(jiǎn)稱(chēng)93版）?，F(xiàn)在，VHDL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，又得到眾多EDA公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語(yǔ)言。有專(zhuān)家認(rèn)為，在新的世紀(jì)中，VHDL于Verilog語(yǔ)言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。VHDL語(yǔ)言是一種用于電路設(shè)計(jì)的高級(jí)語(yǔ)言。它在80年代的后期出現(xiàn)。最初是由美國(guó)國(guó)防部開(kāi)發(fā)出來(lái)供美軍用來(lái)提高設(shè)計(jì)的可靠性和縮減開(kāi)發(fā)周期的一種使用范圍較小的設(shè)計(jì)語(yǔ)言 。VHDL的英文全寫(xiě)是：VHSIC（

14、Very High Speed Integrated Circuit）Hardware Descriptiong Language.翻譯成中文就是超高速集成電路硬件描述語(yǔ)言。因此它的應(yīng)用主要是應(yīng)用在數(shù)字電路的設(shè)計(jì)中。目前，它在中國(guó)的應(yīng)用多數(shù)是用在FPGA/CPLD/EPLD的設(shè)計(jì)中。當(dāng)然在一些實(shí)力較為雄厚的單位，它也被用來(lái)設(shè)計(jì)ASIC。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語(yǔ)句外，VHDL的語(yǔ)言形式和描述風(fēng)格與句法是十分類(lèi)似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱(chēng)設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或

15、稱(chēng)可視部分,及端口)和內(nèi)部（或稱(chēng)不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)33 VHDL的設(shè)計(jì)流程(1) 設(shè)計(jì)輸入根據(jù)電路設(shè)計(jì)所提出的要求，將程序輸入到VHDL編輯器中去編輯。(2) 功能級(jí)模擬用VHDL，模擬器對(duì)編輯后的程序進(jìn)行模擬，如果達(dá)不到設(shè)計(jì)要求，則可以重新修改程序，直到通過(guò)功能模擬。(3) 邏輯綜合與優(yōu)化 將通過(guò)功能模擬的程序放到VHDL編譯器中，進(jìn)行邏輯綜合與優(yōu)化。(4) 門(mén)級(jí)模擬對(duì)電路用VHDL。仿真器仿真?？蓪?duì)門(mén)級(jí)電路的延時(shí)

16、、定時(shí)狀態(tài)、驅(qū)動(dòng)能力等進(jìn)行仿真。如不符合要求，可重復(fù)步驟(3)，再門(mén)級(jí)模擬，直到符合要求止。(5) 版圖生成 用相應(yīng)的軟件處理后，就可以拿去制版。EDA智能四路搶答器設(shè)計(jì)(框圖+vhdl源程序+仿真圖) 4 設(shè)計(jì)過(guò)程41 系統(tǒng)設(shè)計(jì)要求在許多比賽活動(dòng)中，為了準(zhǔn)確、公正、直觀地判斷出第一搶答者，通常設(shè)置一臺(tái)設(shè)搶答器，通過(guò)數(shù)顯、燈光及音響等多種手段指示出第一搶答者。同時(shí)，還可以置計(jì)分、犯規(guī)及獎(jiǎng)懲計(jì)錄等多種功能。本設(shè)計(jì)的具體要求是： (1) 設(shè)計(jì)制作一個(gè)可容納四組參賽者的數(shù)字智力搶答器，每組設(shè)置一個(gè)搶答按鈕供搶答者使用。(2) 電路具有第一搶答信號(hào)的鑒別和鎖存功能。在主持人將系統(tǒng)恢復(fù)復(fù)位并發(fā)出搶答指令

17、后，若參加者按搶答開(kāi)關(guān)，則該組指示燈亮并用組別顯示電路顯示搶答者的組別，同時(shí)揚(yáng)聲器發(fā)出“嘀嘟”的雙音音響，且持續(xù) 23 秒。此時(shí)，電路應(yīng)具備自鎖功能，使別組的搶答開(kāi)關(guān)不起作用。(3) 設(shè)置計(jì)分電路。 每組在開(kāi)始時(shí)預(yù)置成 100 分，搶答后由主持人計(jì)分，答對(duì)一次加 10 分，否則減 10 分。(4) 設(shè)置犯規(guī)電路。對(duì)提前搶答和超時(shí)搶答的組別鳴喇叭示警，并由組別顯示電路顯示出犯規(guī)組別。42 系統(tǒng)設(shè)計(jì)方案根據(jù)系統(tǒng)設(shè)計(jì)要求可知，系統(tǒng)的輸入信號(hào)有：各組的搶答按鈕 A、B、C、D，系統(tǒng)清零信號(hào) CLR，系統(tǒng)時(shí)鐘信號(hào) CLK，計(jì)分復(fù)位端 RST，加分按鈕端 ADD，計(jì)時(shí)預(yù)置控制端 LDN，計(jì)時(shí)使能端 EN，

18、計(jì)時(shí)預(yù)置數(shù)據(jù)調(diào)整按鈕 TA、TB；系統(tǒng)的輸出信號(hào)有：四個(gè)組搶答成功與否的指示燈控制信號(hào)輸出口 LEDA、LEDB、LEDC、LEDD，四個(gè)組搶答時(shí)的計(jì)時(shí)數(shù)碼顯示控制信號(hào)若干，搶答成功組別顯示的控制信號(hào)若干，各組計(jì)分動(dòng)態(tài)顯示的控制信號(hào)若干。本系統(tǒng)應(yīng)具有的功能有：第一搶答信號(hào)的鑒別和鎖存功能；搶答計(jì)時(shí)功能；各組得分的累加和動(dòng)態(tài)顯示功能；搶答犯規(guī)功能。根據(jù)以上的分析，我們可將整個(gè)系統(tǒng)分為三個(gè)主要模塊：搶答鑒別模塊 QDJB；搶答計(jì)時(shí)模塊 JSQ；搶答計(jì)分模塊 JFQ。對(duì)于需顯示的信息，需增加或外接譯碼器，進(jìn)行顯示譯碼?？紤]到 FPGA/CPLD 的可用接口及一般 EDA 實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)提供的輸出顯示資

19、源的限制，這里我們將組別顯示和計(jì)時(shí)顯示的譯碼器內(nèi)設(shè)，而將各組的計(jì)分顯示的譯碼器外接。整個(gè)系統(tǒng)的組成框圖如圖 3.1 所示。 圖 3.1 智力搶答器的組成框圖系統(tǒng)的工作原理如下：當(dāng)主持人按下使能端EN時(shí)，搶答器開(kāi)始工作，A、B、C、D四位搶答者誰(shuí)最先搶答成功則此選手的臺(tái)號(hào)燈（LEDALEDD）將點(diǎn)亮，并且主持人前的組別顯示數(shù)碼管講顯示出搶答成功者的臺(tái)號(hào)；接下來(lái)主持人提問(wèn)，若回答正確，主持人按加分按鈕ADD，搶答積分模塊JFQ將給對(duì)應(yīng)的組加分，并將組的總分顯示在對(duì)應(yīng)的選手計(jì)分?jǐn)?shù)碼管JF2_A JF0_A、 JF2_B JF0_B、JF2_C JF0_C、 JF2_D JF0_D上。在此過(guò)程中，主持

20、人可以采用計(jì)時(shí)手段（JSQ），打開(kāi)計(jì)時(shí)器使計(jì)時(shí)預(yù)置控制端LDN有效，輸入限時(shí)的時(shí)間，使計(jì)時(shí)使能端EN有效，開(kāi)始計(jì)時(shí)。完成第一輪搶答后，主持人清零，接著重新開(kāi)始，步驟如上。 43 主要VHDL源程序4.3.1 搶答鑒別電路Q(chēng)DJB的VHDL源程序-QDJB.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY QDJB ISPORT(CLR: IN STD_LOGIC;A, B, C, D: IN STD_LOGIC;A1,B1,C1,D1: OUT STD_LOGIC;STATES: OUT STD_LOGIC_VECTOR(3 DOWNTO 0

21、);ISCONSTANT W1: STD_LOGIC_VECTOR: =0001;CONSTANT W2: STD_LOGIC_VECTOR: =0010;CONSTANT W3: STD_LOGIC_VECTOR: =0100;CONSTANT W4: STD_LOGIC_VECTOR: =1000;BEGINPROCESS(CLR,A,B,C,D) ISBEGINIF CLR=1 THEN STATES=0000; -清零ELSIF (A=1AND B=0AND C=0AND D=0) THEN-A搶答成功A1=1; B1=0; C1=0; D1=0; STATES=W1;ELSIF (A

22、=0AND B=1AND C=0AND D=0) THEN-B搶答成功A1=0; B1=1; C1=0; D1=0; STATES=W2;ELSIF (A=0AND B=0AND C=1AND D=0) THEN-C搶答成功A1=1; B1=0; C1=1; D1=0; STATES=W3;ELSIF (A=0AND B=0AND C=0AND D=1) THEND搶答成功A1=0; B1=0; C1=0; D1=1; STATES=W4;END IF;END PROCESS;END ARCHITECTURE ART;4.3.2 計(jì)分器電路JFQ的VHDL源程序-JFQ.VHDEDA智能四路搶

23、答器設(shè)計(jì)(框圖+vhdl源程序+仿真圖)ENTITY JFQ ISPORT(RST: IN STD_LOGIC;ADD: IN STD_LOGIC;CHOS: IN STD_LOGIC_VECTOR(3 DOWNTO 0);AA2,AA1,AA0,BB2,BB1,BB0: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);CC2,CC1,CC0,DD2,DD1,DD0: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); ENDENTITY JFQ ;ARCHITECTURE ART OF JFQ ISBEGINPROCESS(RST,ADD,CHOS) ISV

24、ARIABLE POINTS_A2,POINTS_A1: STD_LOGIC_VECTOR(3 DOWNTO 0);VARIABLE POINTS_B2,POINTS_B1: STD_LOGIC_VECTOR(3 DOWNTO 0);VARIABLE POINTS_C2,POINTS_C1: STD_LOGIC_VECTOR(3 DOWNTO 0);VARIABLE POINTS_D2,POINTS_D1: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINIF (ADDEVENT AND ADD=1) THENIF RST=1 THEN-復(fù)位POINTS_A2: =000

25、1; POINTS_A1: =0000;POINTS_B2: =0001; POINTS_B1: =0000;POINTS_C2: =0001; POINTS_C1: =0000;POINTS_D2: =0001; POINTS_D1: =0000;ELSIF CHOS=0001 THEN-A回答正確，加10分IF POINTS_A1=1001 THENPOINTS_A1: =0000;IF POINTS_A2=1001 THENPOINTS_A2: =0000;ELSEPOINTS_A2: =POINTS_A2+1;END IF;ELSEPOINTS_A1: =POINTS_A1+1;END

26、 IF;ELSIF CHOS=0010 THEN-B回答正確，加10分IF POINTS_B1=1001 THENPOINTS_B1: =0000;IF POINTS_B2=1001 THENPOINTS_B2: =0000;ELSEPOINTS_B2: =POINTS_B2+1;END IF;ELSEPOINTS_B1: =POINTS_B1+1;END IF;ELSIF CHOS=0100 THEN-C回答正確，加10分IF POINTS_C1=1001 THENPOINTS_C1: =0000;IF POINTS_C2=1001 THENPOINTS_C2: =0000;ELSEPOIN

27、TS_C2: =POINTS_C2+1;END IF;ELSEPOINTS_C1: =POINTS_C1+1;END IF;ELSIF CHOS=1000 THEN-D回答正確，加10分IF POINTS_D1=1001 THENPOINTS_D1: =0000;IF POINTS_D2=1001 THENPOINTS_D2: =0000;ELSEPOINTS_D2: =POINTS_D2+1;END IF;ELSEPOINTS_D1: =POINTS_D1+1;END IF;END IF;END IF;AA2=POINTS_A2; AA1=POINTS_A1; AA0=0000;BB2=PO

28、INTS_B2; BB1=POINTS_B1; BB0=0000;CC2=POINTS_C2; CC1=POINTS_C1; CC0=0000;DD2=POINTS_D2; DD1=POINTS_D1; DD0=0000;END PROCESS;END ARCHITECTURE ART;4.3.3 計(jì)時(shí)器電路JSQ的VHDL源程序 -JSQ.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY JSQ ISPORT(CLR,LDN,EN,CLK: IN STD_LOGIC;OF JS

29、Q ISSIGNAL DA: STD_LOGIC_VECTOR(3 DOWNTO 0); -信號(hào)DA,調(diào)整時(shí)間的個(gè)位數(shù)SIGNAL DB: STD_LOGIC_VECTOR(3 DOWNTO 0); -信號(hào)DB，調(diào)整時(shí)間的十位數(shù)BEGINPROCESS(TA,TB,CLR) ISBEGINIF CLR=1 THEN-清零DA=0000;DB=0000;ELSEIF TA=1 THEN-調(diào)整時(shí)間的個(gè)位數(shù)EDA智能四路搶答器設(shè)計(jì)(框圖+vhdl源程序+仿真圖)END COMPONENT YMQ;SIGNAL S0: STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL X1,X2

30、: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINU1: QDJB PORT MAP(CLR,A,B,C,D, LEDA,LEDB,LEDC,LEDD,S0);-位置關(guān)聯(lián)U2: JSQ PORT MAP(CLR,LDN,EN,CLK,TA,TB,X1,X2);U3: YMQ PORT MAP(S0,ZBXS);U4: JFQ PORT MAP(RST,ADD,S0,JF2_A,JF1_A,JF0_A,JF2_B,JF1_B,JF0_B,JF2_C,JF1_C,JF0_C,JF2_D, JF1_D, JF0_D);U5: YMQ PORT MAP(X1,JSXS1);U6:

31、 YMQ PORT MAP(X2,JSXS2);END ARCHITECTURE ART;5 系統(tǒng)仿真系統(tǒng)仿真后的結(jié)果分別如圖4.1、圖4.2、圖4.3、圖4.4、圖4.5.1、圖4.5.2、圖4.5.3所示。圖4.1 搶答鑒別電路Q(chēng)DJB仿真圖 圖4.2 計(jì)分器電路JFQ仿真圖 圖4.3 計(jì)時(shí)器電路JSQ仿真圖 圖4.4 譯碼器電路YMQ仿真圖 圖4.5.1 連線電路ANSWER仿真圖1圖4.5.2 連線電路ANSWER仿真圖2 圖4.5.3 連線電路ANSWER仿真圖3 6 設(shè)計(jì)技巧分析(1) 在搶答鑒別電路的設(shè)計(jì)中，A、B、C、D四組搶答，理論上應(yīng)該有16種可能情況，但實(shí)際上由于芯片的反

32、應(yīng)速度快到一定程度時(shí)，兩組以上同時(shí)搶答成功的可能性非常小，因此我們可設(shè)計(jì)成只有四種情況，這大大簡(jiǎn)化了電路的設(shè)計(jì)復(fù)雜性。(2) 在計(jì)分器電路的設(shè)計(jì)中，按照一般的設(shè)計(jì)原則，按一定數(shù)進(jìn)制進(jìn)行加減即可，但是隨著計(jì)數(shù)數(shù)目的增加，要將計(jì)數(shù)數(shù)目分解成十進(jìn)制并進(jìn)行譯碼顯示會(huì)變得越來(lái)越麻煩。因?yàn)闉榱藴p少譯碼器顯示的麻煩，一般是將一個(gè)大的進(jìn)制數(shù)分解為數(shù)個(gè)十進(jìn)制以內(nèi)的進(jìn)制數(shù)，計(jì)數(shù)器川級(jí)連接，但隨著位數(shù)的增加，電路的接口增加，因此本設(shè)計(jì)采用 IF 語(yǔ)句從低往高判斷是否有進(jìn)位，以采取相應(yīng)的操作，既減少了接口，又大大地簡(jiǎn)化了設(shè)計(jì)。(3) 本系統(tǒng)中的計(jì)時(shí)器電路既有計(jì)時(shí)初始值的預(yù)置功能，又有減計(jì)數(shù)功能，功能比較齊全。其中初始值的預(yù)置功能是將兩位數(shù)分解成兩位數(shù)分別進(jìn)行預(yù)置，每個(gè)數(shù)的預(yù)置則采用高電平計(jì)數(shù)的方式進(jìn)行。減計(jì)數(shù)的功能與上述的加法技術(shù)類(lèi)似，非常簡(jiǎn)潔?？偨Y(jié)這次 EDA 課程設(shè)計(jì)歷時(shí)一個(gè)星期，在整整一個(gè)星期的日子里，可以說(shuō)是苦多于甜，但是可以學(xué)的到很多很多的東西，同時(shí)不僅可以鞏固以前所學(xué)過(guò)的知識(shí)，而且學(xué)到了很多在書(shū)本上所沒(méi)有學(xué)到過(guò)的知識(shí)。通過(guò)這次設(shè)計(jì)，進(jìn)一步加深了對(duì) EDA的了解，讓我對(duì)它有了更加濃厚的興趣。特別是當(dāng)每一個(gè)子模塊編寫(xiě)調(diào)試成功時(shí)，心里特別的開(kāi)心。但是在編寫(xiě)頂層文件的程序時(shí)，遇到了不少問(wèn)題，特別是各元件之間的連接，以及信號(hào)的定