(9)LMP的調(diào)用方法分析解讀

1、EDA技術(shù)應(yīng)用2012-3-2提綱LPM原理圖調(diào)用方法原理圖輸入法中的層次化設(shè)計(jì)VHDL設(shè)計(jì)初步LPM的簡(jiǎn)介L(zhǎng)PM：Library of Parameterized Modules)參數(shù)可設(shè)置模塊庫(kù)優(yōu)點(diǎn)：可使基于EDA技術(shù)的電子設(shè)計(jì)的效率和可靠性大大提高。設(shè)計(jì)者可以根據(jù)實(shí)際電路的設(shè)計(jì)需要，選擇LPM庫(kù)中的適當(dāng)模塊，并為其設(shè)定適當(dāng)?shù)膮?shù)，就能滿(mǎn)足自己的設(shè)計(jì)需要。Max+plusii提供很多實(shí)用的兆功能塊，如：LPM_ROM、LPM_FF、LPM_MUX等LPM的調(diào)用方法有圖形和硬件描述語(yǔ)言模塊兩種形式。1. 基于LPM_ROM的4位乘法器設(shè)計(jì)圖1 用LPM_ROM設(shè)計(jì)的 4位乘法器原理圖(1)

2、用文本編輯器編輯mif文件圖3 LPM_ROM構(gòu)成的乘法器仿真波形圖2 LPM_ROM參數(shù)設(shè)置窗口(2) 用初始化存儲(chǔ)器編輯窗口編輯mif文件圖4 在Initialize Memory窗口中編輯乘法表地址/數(shù)據(jù)練習(xí)：基于LPM-COUNTER的數(shù)控分頻器的設(shè)計(jì) 層次化設(shè)計(jì)也稱(chēng)為“自底向上”的設(shè)計(jì)方法，即將一個(gè)大的設(shè)計(jì)項(xiàng)目分解為若干個(gè)子項(xiàng)目或若干個(gè)層次來(lái)完成。先從底層的電路設(shè)計(jì)開(kāi)始，然后在高層次的設(shè)計(jì)中逐級(jí)調(diào)用低層次的設(shè)計(jì)結(jié)果，直至最后系統(tǒng)電路的實(shí)現(xiàn)。對(duì)于每一個(gè)層次的設(shè)計(jì)結(jié)果，都經(jīng)過(guò)嚴(yán)格的仿真驗(yàn)證，盡量減少系統(tǒng)設(shè)計(jì)中的錯(cuò)誤。2.原理圖輸入法中的層次化設(shè)計(jì)例如：全加器的EDA原理圖輸入設(shè)計(jì)1位全加

3、器的原理圖全加器元件符號(hào)例：用層次化設(shè)計(jì)設(shè)計(jì)一個(gè)兩位二進(jìn)制數(shù)乘法器 1.系統(tǒng)分析 兩位二進(jìn)制數(shù)相乘，最多可得四位二進(jìn)制數(shù)，其乘法運(yùn)算如圖: a0 al X b0 b1 alb0 a0b0 +alb1 a0b1 m3 m2 ml m0 其中：m0=a0&b0 ml=al&b0+a0&b1 m2=al&b1+進(jìn)位c1 m3=進(jìn)位c2 由此可知，系統(tǒng)可分解為兩個(gè)半加器和幾個(gè)與門(mén)聯(lián)結(jié)而成。頂層電路兩位二進(jìn)制數(shù)乘法器設(shè)計(jì) 根據(jù)系統(tǒng)分析所得結(jié)論，可按圖5設(shè)計(jì)兩位二進(jìn)制數(shù)乘法器電路。 新建一個(gè)工程文件夾mult2，把hadd.bdf, hadd.bsf文件放入其中，新建一個(gè)原理圖文件，使用插入符號(hào)命令，出現(xiàn)

4、選擇符號(hào)的界面，選擇hadd.bsf將它放置于原理圖編輯區(qū)中，以mult2.bdf命名并保存到mult2文件夾中。以此文件新建工程。按圖5調(diào)出其他有關(guān)元件并按圖連線(xiàn)，保存、編譯并通過(guò)仿真。 通過(guò)編譯仿真，其仿真波形如圖6所示。 本例的底層電路符號(hào)用原理圖設(shè)計(jì)輸入法設(shè)計(jì)后生成，還可以用以后介紹的文本設(shè)計(jì)輸入法設(shè)計(jì)后生成，這樣的設(shè)計(jì)方法稱(chēng)混合設(shè)計(jì)輸入法圖5仿真波形圖6VHDL設(shè)計(jì)初步1 簡(jiǎn)單組合電路的VHDL描述現(xiàn)在開(kāi)始學(xué)習(xí)硬件描述語(yǔ)言VHDL最小單元門(mén)電路&abcu1若要描述該單元，需要知道：1該單元的名稱(chēng)？2輸入端、輸出端？信號(hào)類(lèi)型？3輸入與輸出之間的關(guān)系？習(xí)慣稱(chēng)為“實(shí)體”Entity u1

5、isPort( a : in bit; b : in bit; c : out bit);End u1; -u1.vhdLibrary ieee;Use ieee.std_logic_1164.all;Entity u1 isPort( a : in std_logic; b : in std_logic; c : out std_logic);End u1;Architecture aa of u1 isBegin c = a and b;End aa文件名和實(shí)體名一致每行；結(jié)尾包實(shí)體結(jié)構(gòu)體庫(kù)關(guān)鍵字end后跟實(shí)體名關(guān)鍵字begin關(guān)鍵字end后跟結(jié)構(gòu)體名&abcu1門(mén)電路的VHDL的描述VH

6、DL程序結(jié)構(gòu)組成Library ；- 庫(kù)，包等的說(shuō)明Entity ；- 實(shí)體說(shuō)明Architecture；- 結(jié)構(gòu)體描述一般由三個(gè)部分組成：實(shí)體（ENTITY）庫(kù)（LIBRARY）結(jié)構(gòu)體（ARCHITECTURE）進(jìn)程（PROCESS）或其它結(jié)構(gòu)VHDL設(shè)計(jì)文件VHDL的基本結(jié)構(gòu)： 實(shí)體 + 結(jié)構(gòu)體實(shí)體：描述了電路器件的外部情況及各信 號(hào)的基本性質(zhì) 以關(guān)鍵字ENTITY 開(kāi)始，END ENTITY 結(jié)束結(jié)構(gòu)體：描述電路器件的內(nèi)部邏輯功能和電 路結(jié)構(gòu) 以ARCHITECTURE開(kāi)始，END ARCHITECTURE結(jié)束多路選擇器的VHDL描述 圖1-1 mux21a實(shí)體 圖1-2 mux21a結(jié)

7、構(gòu)體 【例】 2選1選擇器的一種表達(dá) mux21a.vhd 【方法1】 ENTITY mux21a IS PORT ( a, b, s: IN BIT; y : OUT BIT );END ENTITY mux21a;ARCHITECTURE one OF mux21a ISBEGINy = (a AND (NOT S) OR( b AND s) ; END ARCHITECTURE one ; 結(jié)構(gòu)描述【方法2】ENTITY mux21a IS PORT ( a, b : IN BIT; s : IN BIT; y : OUT BIT );END ENTITY mux21a;ARCHITEC

8、TURE one OF mux21a IS BEGIN y = a WHEN s = 0 ELSE b ;END ARCHITECTURE one ; 行為描述【方法3】 ENTITY mux21a IS PORT ( a, b : IN BIT; s : IN BIT; y : OUT BIT ); END ENTITY mux21a;ARCHITECTURE one OF mux21a IS SIGNAL d,e : BIT; BEGINd = a AND (NOT S) ;e = b AND s ;y = d OR e ; END ARCHITECTURE one ; 結(jié)構(gòu)描述【方法4】

9、 ENTITY mux21a IS PORT ( a, b, s: IN BIT; y : OUT BIT );END ENTITY mux21a;ARCHITECTURE one OF mux21a IS BEGIN PROCESS (a,b,s) BEGIN IF s = 0 THEN y = a ; ELSE y = b ;END IF; END PROCESS;END ARCHITECTURE one ; 行為描述2選1選擇器的仿真波形結(jié)果 圖1-3 mux21a功能時(shí)序波形 描述設(shè)計(jì)功能的輸入輸出端子（Port）在層次化設(shè)計(jì)時(shí)，Port為模塊之間的接口在芯片級(jí)，則代表具體芯片的管腳語(yǔ)

10、法：ENTITY e_name IS PORT ( p_name : port_m data_type; . p_namei : port_mi data_type );END ENTITY e_name; 相關(guān)VHDL語(yǔ)法現(xiàn)象說(shuō)明：&abcu11. 實(shí)體實(shí)體（Entity）描述舉例Entity FU1 is port (A, B,C: in bit ; F: out bit );end FU1;FU1A BFC實(shí)體命名:必須和文件名一致，F(xiàn)U1.vhd2、Port 語(yǔ)句Library ieee;Use ieee.std_logic_1164.all;Entity u_and2 isPort(

11、 a : in std_logic; b : in std_logic; c : out std_logic );End u_and2;Architecture behv of u_and2 isBegin c = a and b;End behv;注意最后一個(gè)端口說(shuō)明語(yǔ)句不要加分號(hào)！元件的外部端口。語(yǔ)法：PORT（端口名：端口模式 數(shù)據(jù)類(lèi)型； 端口名：端口模式 數(shù)據(jù)類(lèi)型）； 3、數(shù)據(jù)類(lèi)型1. 布爾(BOOLEAN)數(shù)據(jù)類(lèi)型2. 位(BIT)數(shù)據(jù)類(lèi)型 只有2種取值：(0，1)3. 位矢量(BIT_VECTOR)數(shù)據(jù)類(lèi)型4. 字符(CHARACTER)數(shù)據(jù)類(lèi)型5. 整數(shù)(INTEGER)數(shù)據(jù)類(lèi)型

12、6. 實(shí)數(shù)(REAL)數(shù)據(jù)類(lèi)型：指端口上流動(dòng)數(shù)據(jù)的格式，有多種選擇。7. 標(biāo)準(zhǔn)邏輯位(STD_LOGIC)數(shù)據(jù)類(lèi)型4、端口模式說(shuō)明端口模式端口模式說(shuō)明IN輸入，只讀模式OUT輸出，單向賦值模式BUFFER具有讀功能的輸出模式INOUT雙向，可以讀入或者寫(xiě)出信息指端口信號(hào)的傳輸方向Ports:INININOUTBUFFERINOUTOUT5. 結(jié)構(gòu)體ARCHITECTURE arch_name OF e_name IS 說(shuō)明語(yǔ)句 BEGIN (功能描述語(yǔ)句)END ARCHITECTURE arch_name ； 元件的結(jié)構(gòu)體說(shuō)明。語(yǔ)法：【例】2選1選擇器的另一種表達(dá) mux21b.vhd EN

13、TITY mux21b IS PORT ( a, b : IN BIT; s : IN BIT; y : OUT BIT ); END ENTITY mux21b; 文件名實(shí)體名端口模式數(shù)據(jù)類(lèi)型端口信號(hào)名6、進(jìn)程 process()ARCHITECTURE one OF mux21b IS BEGIN PROCESS (a,b,s) BEGIN IF s = 0 THEN y = a ; ELSE y = b ; END IF; END PROCESS;END ARCHITECTURE one ; 結(jié)構(gòu)體名進(jìn)程敏感信號(hào)PROCESS進(jìn)程語(yǔ)句和順序語(yǔ)句：所有的順序描述語(yǔ)句都必須放在進(jìn)程語(yǔ)句PRO

14、CESS中。敏感表：輸入信號(hào)都必須放在敏感表中，只要一個(gè)信號(hào)發(fā)生改變，進(jìn)程語(yǔ)句就啟動(dòng)執(zhí)行一次； 一個(gè)結(jié)構(gòu)體中可以包含任意多個(gè)進(jìn)程語(yǔ)句，所有的進(jìn)程語(yǔ)句都是并行語(yǔ)句，但進(jìn)程內(nèi)部的語(yǔ)句是順序執(zhí)行的7. 賦值符號(hào)和數(shù)據(jù)比較符號(hào) 賦值符號(hào)是 = 比較符號(hào)是 = 布爾數(shù)據(jù)類(lèi)型（BOOLEAN)：指一個(gè)表達(dá)式的值，為真或者假（true = 1,false = 0 ),用于邏輯操作和條件判斷。8. 邏輯操作符 AND OR NOT NAND NOR XOR P302優(yōu)先級(jí)： NOT最高,其它相同. P303例：if (s1=0) and (s2=1) or (cb+1) then Y=A; 賦值符號(hào)“=” 和

15、關(guān)系操作的小于等于符“=”非常相似,要正確判別不同的操作關(guān)系,應(yīng)注意上下文的含義和說(shuō)明9、信號(hào)賦值語(yǔ)句書(shū)寫(xiě)格式為： 目的信號(hào)量=信號(hào)量表達(dá)式；例如:a=b；賦值符號(hào)兩邊信號(hào)類(lèi)型和位長(zhǎng)度應(yīng)該一致?！纠?選1 選擇器的第三種VHDL描述 mux21c.VHDENTITY mux21c IS PORT ( a, b : IN BIT; s : IN BIT; y : OUT BIT );END ENTITY mux21c;ARCHITECTURE one OF mux21c IS BEGIN y = a WHEN s = 0 ELSE b ;END ARCHITECTURE one ; 10、并行

16、條件信號(hào)賦值語(yǔ)句 WHENELSE 語(yǔ)句WHEN_ELSE條件信號(hào)賦值語(yǔ)句賦值目標(biāo) = 表達(dá)式 when 條件1 else 表達(dá)式 when 條件2 else . 表達(dá)式 ； z = a WHEN p1 = 1 ELSE b WHEN p2 = 1 ELSE c ; 語(yǔ)法：舉例：優(yōu)先級(jí)：前面的賦值語(yǔ)句優(yōu)先級(jí)高例 2:4譯碼器（用WHEN_ELSE語(yǔ)句）Entity decoder24 is port(b,a: in bit; y3,y2,y1,y0:out bit);End entity decoder24;Architecture one of decoder24 is Begin y0=0

17、 when b=0 and a=0 else 1; y1=0 when b=0 and a=1 else 1; y2=0 when b=1 and a=0 else 1; y3=0 when b=1 and a=1 else 1;End architecture one;bay0y1y2y3decoder2411、命名規(guī)則只能使用 英文字母（不區(qū)分大小寫(xiě)） 阿拉伯?dāng)?shù)字 下劃線(xiàn)不準(zhǔn)使用其他符號(hào)和中文。注意： “0”和“o” 、 “_” 和“-” 、 “1”、“i” 、“I”和“l(fā)” 12、文件取名和存盤(pán) “mux21a.vhd” adder_f.vhd 存盤(pán)：把同一個(gè)設(shè)計(jì)的相關(guān)文件保存在同一個(gè)文

18、件夾下，而不能在硬盤(pán)的根目錄下或者不同的文件夾下 E:AAMUX21A.VHD F:MUX21A.VHD文件取名：文件名和實(shí)體名一致，且不和庫(kù)里已有 的器件重合。AND2.VHD錯(cuò)，重名ERROR2、VHDL程序設(shè)計(jì)約定（1）語(yǔ)句描述中方括號(hào)“ ”中的內(nèi)容為可選內(nèi)容。（2）不區(qū)分大小寫(xiě)。（3）程序中的注釋使用雙橫線(xiàn)“-”。（4）為了幫助程序的閱讀和調(diào)試，書(shū)寫(xiě)和輸入程序時(shí)， 適用層次縮進(jìn)格式，同一層次對(duì)齊，低層次縮進(jìn)兩 個(gè)字符。（5）各個(gè)源程序文件的命名均與其實(shí)體名一致。小結(jié)：1、VHDL基本結(jié)構(gòu)：entity + architecture習(xí)題 畫(huà)出與下例實(shí)體描述對(duì)應(yīng)的原理圖符號(hào)元件：ENTITY buf3s IS - 實(shí)體1： 三態(tài)緩沖器 PORT (input : IN STD_LOGIC ; - ？ enable : IN STD_LOGIC ; - ？ output : OUT STD_LOGIC ) ; - ？END buf3x ;ENTIT