EDA技術-VHDL-3.6奇偶校驗器a

1、 3.6八位奇偶校驗電路程序設計與仿真實驗實驗目的（1）掌握八位奇偶校驗邏輯電路的工作原理。（2）學會用VHDL語言設計八位奇偶校驗邏輯電路。實驗原理奇偶校驗碼又稱奇偶監(jiān)督碼，是一種最簡單的檢錯碼，在計算機數據傳輸中得到廣泛的應用。它的基本思想是在n-1位信息碼元后面附加一位監(jiān)督碼元，構成（n,n-1）的分組碼，監(jiān)督碼元的作用是使碼長為n的碼組中“1”的個數保持為奇數或偶數。碼組中“1”的個數保持為奇數的編碼稱為奇校驗碼，保持為偶數的編碼稱為偶校驗碼。一般情況下，奇偶監(jiān)督碼的編碼規(guī)則是首先將要發(fā)送的二進制信息分組，然后對所有信息碼元和監(jiān)督碼元進行模2加，選擇正確的監(jiān)督碼元，以保證模2加的結果為

2、0（偶校驗）或1（奇校驗）。這種監(jiān)督關系可以用公式來表示，設由n個碼元構成的碼組為（a,，a2，a0），其中前n一1位是信息碼元，第nn一1n一20位a0是監(jiān)督碼元。在偶校驗時有a0可以通過下式確定:在奇校驗時有a0可以通過下式確定:o=-i_2ax如一2a。=1a0=aa一2513.6.1)3.6.2)3.6.3)3.6.4)奇偶監(jiān)督碼最小碼距為2，無論是奇校驗還是偶校驗，都只能檢測出單個或奇數個錯誤，而不能檢測出偶數個錯誤，因此檢錯能力低，但編碼效率隨著n的增加而提高。在傳遞標準ASCII碼時，通常采用7位二進制碼元表示128種字符，傳輸時再加上一個奇偶校驗位，成為8位碼組，接收端根據是否

3、滿早奇偶校驗條件來判斷傳輸過程中是否發(fā)生錯誤。實驗內容（1）用VHDL語言描述八位奇偶校驗邏輯功能。（2）將源程序進行綜合、優(yōu)化及功能仿真。實驗預習與思考（1）復習八位奇偶校驗邏輯電路的工作原理。（2）用VHDL語言編寫八位奇偶校驗器的源程序若采用循環(huán)語句，寫出語句結構。VHDL仿真實驗（1）為此工程新建一個文件夾。啟動Quartusll軟件工作平臺。新建工程設計文件名為p_check8.vhd。在新建的VHDL模型窗口下編寫的源程序如下：libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD

4、_LOGIC_UNSIGNED.ALL;entityp_check8isPort(a:instd_logic_vector(7downto0);y:outstd_logic);endp_check8;architectureBehavioralofp_check8isbeginprocess(a)variabletmp:std_logic;begintmp:=0;fornin0to7loop-循環(huán)語句tmp:=tmpxora(n);endloop;y=tmp;endprocess;endBehavioral;(3)創(chuàng)建工程及全程編譯完成源代碼輸入后即可創(chuàng)建工程。然后進行全程編譯，檢查設計程序是

5、否正確(方法參照2.1節(jié)基本設計流程)。單擊工具欄ToolsNetlistViewers，在出現(xiàn)的下拉菜單中有四個選項，選擇第一項RTLViewer，即HDL的RTL級圖形觀測器，選好后將自動彈出如圖3.6.1所示RTL電路。請參照2.1.5節(jié)建立波形編輯文件進行功能仿真，仿真結果如圖3.6.2所示，在圖中可以看到到，當輸入信號是00000100為奇數個1時輸出為“1”，當輸入信號是00000011為偶數個1時輸出為“0”。實現(xiàn)了八位奇偶校驗邏輯電路的基本功能。其他的結果也可以通過同樣的方法進行分析。EO.0ns40.0ns60.0ns80.0ns100.0nsriiiii ILejtih豌OCWCi1。血OCICICICI11煩CW100顧ibd1ci1血CiCiCiCiTTE)gCiCiCi111加001OCICI血GW1CICI1煩00101ci如圖3