抽取與內(nèi)插淺說

1、內(nèi)插和抽取淺說Freehardman，CD，2008-10-22（轉(zhuǎn)載請注明出處）數(shù)字通信系統(tǒng)中由于要將模擬信號數(shù)字化，必須要進(jìn)行A/D變換。A/D變換所帶來的問題不只是模擬信號數(shù)字化了。更為關(guān)鍵的是如何最大限度的保持原有模擬信號中所包含的有用信息。一般涉及到兩個指標(biāo)，一個是ADC的分辨率，簡單的表示就是轉(zhuǎn)換后的數(shù)字信號的位寬，另一個就是ADC的采樣速率。在ADC分辨率一定的情況下，提高采樣速率是一種有效的提高采樣質(zhì)量的方法。但是采樣速率的提高會給后續(xù)的處理帶來壓力。在這種情況下就產(chǎn)生了多速率信號處理技術(shù)。所謂多速率處理就是對已有的數(shù)字樣值的處理不是按照一個速率進(jìn)行，而是多個速率，其本質(zhì)我認(rèn)為

2、就是對數(shù)字樣值數(shù)量進(jìn)行的一個變換。樣值數(shù)量的改變就是增加新的樣值或者減少已有的樣值。增加樣值：如果樣值數(shù)量增加，那么必然導(dǎo)致要有一個頻率相應(yīng)增加的時鐘信號。如果樣值數(shù)量增加一倍，那么就要有一個2倍于采樣時鐘的信號。依此類推。這個過程用術(shù)語說就是內(nèi)插。其實(shí)相當(dāng)于增加采樣率。減少樣值：如果樣值數(shù)量減少，那么必然導(dǎo)致要有一個頻率相應(yīng)降低的時鐘信號。如果樣值數(shù)量減少1半，那么就要有一個頻率是采樣時鐘頻率一半的時鐘信號。依此類推。這個過程用術(shù)語說就是抽取。其實(shí)相當(dāng)于減少采樣率。數(shù)字下變頻與數(shù)字上變頻：在數(shù)字通信系統(tǒng)中，一般信號輸入端進(jìn)行減少樣值（抽?。?，在信號輸出端進(jìn)行增加樣值（內(nèi)插）。由前面可知，抽取

3、后，相應(yīng)的時鐘頻率可以降低，所以這個過程也叫數(shù)字下變頻；內(nèi)插后，相應(yīng)的時鐘頻率就要升高，因此這個過程又叫數(shù)字上變頻。疑問：既然要抽取，為什么不直接在ADC采樣的時候就降低頻率呢？我的理解是這樣的：因?yàn)樵谟布娐诽幚砩?，ADC的采樣時鐘確定后，在工作過程中就會再有采樣時鐘頻率的變化。如果要求采樣時鐘變化，則必然要有一個控制電路以及相應(yīng)和指標(biāo)都很好的DDS或其他可程控的時鐘源，這在硬件設(shè)計(jì)和處理上都增加復(fù)雜度。抽取對信號本身頻率的影響：在時域和頻域有相應(yīng)的公式，可以很容易找到。拋開公式，我們用簡單的語言來加以說明。一定要記住，無論怎么抽取，都要滿足奈虧斯特采樣定理。我們都知道，在不滿足奈虧斯特采樣

4、定理的時候，會發(fā)生頻譜混疊。而抽取其實(shí)就是降低采樣率，所以一定要注意在抽取后不能發(fā)生頻譜混疊。有一個計(jì)算結(jié)果我們可以參考，假定抽取倍數(shù)為M，也就是M個點(diǎn)中取一個點(diǎn)，那么要求倍抽取的信號的頻率必須是在-n/M,n/M。為了滿足這個要求,在處理的時候要根據(jù)實(shí)際情況在抽取前加入抗混疊濾波器。關(guān)于抗混疊濾波器不在此文討論范圍內(nèi)。內(nèi)插對信號本身頻率的影響：與抽取不同，內(nèi)插是插入新的值，這就涉及到插入值的大小。內(nèi)插是插入零值。當(dāng)插入零之后，說明信號過零點(diǎn)的次數(shù)增加了，那么就可以很容易理解為信號的頻率增加了，也就是周期變小了。如果在相鄰采樣點(diǎn)之間等距插入L-1個0值，L要大于1的整數(shù)。那么L成為內(nèi)插因子，而

5、這個過程就叫L倍內(nèi)插。記住這個結(jié)果：在L倍內(nèi)插后，新的信號的周期變?yōu)樵瓉淼?/L。很容易理解，在02n這個范圍內(nèi)，會有重復(fù)的波形，這個重復(fù)的波形稱為鏡像。因此在內(nèi)插后，要接一個通帶在n/L,n/L這樣的濾波器，以消除鏡像。抽取的Verilog實(shí)現(xiàn)：從前面所述，抽取就是減少樣值，那么在HDL語言實(shí)現(xiàn)的時候，也就是一個分頻的過程。實(shí)現(xiàn)分頻可以采取計(jì)數(shù)、專用的時鐘單元等等。比如對一個信號進(jìn)行4倍抽取的代碼如下Moduledecimate_4(clk,rstn,x,y)Inputelk;/采樣時鐘Inputrstn;/復(fù)位信號，低有效Input13:0 x;/ADC采樣值Output13:0y;/抽取

6、后的輸出值Reg1:0ent;/4分頻計(jì)數(shù)器Reg13:0y;always(posedgeelkornegedgerstn)beginif(!rstn)ent=0;elsebeginent=ent+1;if(ent=2b11)y=x;elsey=y;endend內(nèi)插的Verilog實(shí)現(xiàn)：從前面所述，內(nèi)插就是增加樣值，那么在HDL語言實(shí)現(xiàn)的時候，也就是一個倍頻的過程。實(shí)現(xiàn)倍頻頻可以用專用的時鐘單元。但是在實(shí)際的過程中卻可以不必這樣。如下對一個信號進(jìn)行4倍抽取的代碼如下：Moduledeeimate_4(elk,rstn,x,y)Inputelk;/采樣時鐘Inputrstn;/復(fù)位信號，低有效Input13:0 x;/ADC采樣值Output13:0y;/抽取后的輸出值Reg1:0ent;/取樣值計(jì)數(shù)器，該計(jì)數(shù)器其實(shí)也就完成了倍頻Reg13:0y;always(posedgeelkornegedgerstn)beginif(!rstn)ent=0;elsebegincnt=cnt+1;if(cnt=2b00)y=x;elsey=0;en