半導(dǎo)體存儲器和可編程邏輯器課件

1、第7章 半導(dǎo)體存儲器和可編程邏輯器件7.1 概述1. 集成電路分類 包括門、觸發(fā)器、計數(shù)器、譯碼器、數(shù)據(jù)選擇器。（1）標(biāo)準(zhǔn)中小規(guī)模集成電路標(biāo)準(zhǔn)產(chǎn)品的特點是：批量大，成本低，價格便宜。是數(shù)字系統(tǒng)傳統(tǒng)設(shè)計中使用的主要邏輯器件。缺點是：器件密度低，所構(gòu)成的數(shù)字系統(tǒng)規(guī)模大，印刷線路板走線復(fù)雜，焊點多，使電路的可靠性差，功耗大。1第7章 半導(dǎo)體存儲器和可編程邏輯器件7.1 概述1. 集成電（2）微處理器缺點：工作速度不夠高，另外，這類芯片一般要用多片標(biāo)準(zhǔn)集成電路構(gòu)成外圍電路才能工作。這類電路的特點：器件密度高，邏輯功能可由軟件配置，用它所構(gòu)成的數(shù)字系統(tǒng)硬件規(guī)模小，系統(tǒng)靈活性高。2（2）微處理器缺點：工作

2、速度不夠高，另外，這類芯片一般要用多半導(dǎo)體存儲器是現(xiàn)代數(shù)字系統(tǒng)特別是計算機中的重要組成部分之一。 它用于存放二進制信息，每一片存儲芯片包含大量的存儲單元，每一個存儲單元由唯一的地址代碼加以區(qū)分。（3）半導(dǎo)體存儲器3半導(dǎo)體存儲器是現(xiàn)代數(shù)字系統(tǒng)特別是計算機中的重要組成部分之一。（4）專用集成電路（ASIC） （Application Specific Integrated Circuit）ASIC是為滿足一種或幾種特定功能而設(shè)計制造的集成電路芯片，密度高， ASIC芯片能取代由若干個中小規(guī)模電路組成的電路板，甚至一個完整的數(shù)字系統(tǒng)4（4）專用集成電路（ASIC）ASIC是為滿足一種或幾種特定ASI

3、C分類： ASIC屬用戶定制電路。（Custom Design IC).包括全定制和半定制兩種。全定制（Full custom design IC):半導(dǎo)體生產(chǎn)廠家根據(jù)用戶的特定要求專門設(shè)計并制造。特點：生產(chǎn)周期長，費用高，風(fēng)險大。在大批量定型產(chǎn)品中使用。半定制（Semi- custom design IC):半導(dǎo)體生產(chǎn)廠家設(shè)計并制造出的標(biāo)準(zhǔn)的半成品芯片。5ASIC分類： ASIC屬用戶定制電路。（Custom De 在硅片上預(yù)先做好大量相同的基本單元電路，并把它整齊地排成陣列，這種半成品芯片稱為母片。母片可由廠家大批量生產(chǎn)。 當(dāng)用戶需制作滿足特定要求的ASIC芯片時，可根據(jù)設(shè)計要求選擇母片，

4、由用戶或廠家設(shè)計出連線版圖，再由器件生產(chǎn)廠家經(jīng)過金屬連線等簡單工藝，制成成品電路。缺點：用戶主動性差，使用不方便。特點：周期較短，成本較低，風(fēng)險小。半定制電路分類： 門陣列 （Gate Array)6 在硅片上預(yù)先做好大量相同的基本單元電路，并把它整齊地排 可編程邏輯器件(PLD) (Programmable Logic Device)芯片上的電路和金屬引線由半導(dǎo)體廠家做好，其邏輯功能由用戶開發(fā)實現(xiàn)。特點：集成度高，速度快，靈活性好，可重復(fù)編程。電路設(shè)計方便，風(fēng)險低。7 可編程邏輯器件(PLD)芯片上的電路和金屬引線由半導(dǎo)體廠2. PLD器件的連接表示方法固定連接可編程連接不連接（1）PLD

5、器件的連接表示法 82. PLD器件的連接表示方法固定連接可編程連接不連接（1）（2）門電路表示法1AA1AAAA反向緩沖器ABC&FABC&F與門 9（2）門電路表示法1AA1AAAA反向緩沖器ABC&FABCABC1FABC1F或門 緩沖器10ABC1FABC1F或門 緩沖器10（3） 陣列圖1A1B1C&D=BCE=AABBCC=0F=AABBCC=0G=111（3） 陣列圖1A1B1C&D=BCE=AABBCC=7.2 半導(dǎo)體存儲器7.2.1 半導(dǎo)體存儲器概述半導(dǎo)體存儲器是用半導(dǎo)體器件來存儲二值信息的大規(guī)模集成電路。優(yōu)點:集成度高、功耗小、可靠性高、價格低、體積小、外圍電路簡單、便于自

6、動化批量生產(chǎn)等。127.2 半導(dǎo)體存儲器7.2.1 半導(dǎo)體存儲器概述半導(dǎo)體存儲器1. 半導(dǎo)體存儲器的分類（1）按存取方式分類 只讀存儲器（Read Only Memory，ROM）隨機存取存儲器（Random Access Memory，RAM） ROM存放固定信息,只能讀出信息,不能寫入信息.當(dāng)電源切斷時,信息依然保留.RAM可以隨時從任一指定地址讀出數(shù)據(jù),也可以隨時把數(shù)據(jù)寫入任何指定的存儲單元.131. 半導(dǎo)體存儲器的分類（1）按存取方式分類 只讀存儲器隨機（2）按制造工藝分類雙極型半導(dǎo)體存儲器MOS型半導(dǎo)體存儲器以雙極型觸發(fā)器為基本存儲單元，具有工作速度快、功耗大、價格較高的特點，主要用

7、于對速度要求較高的場合，如在計算機中用作高速緩沖存儲器。以MOS觸發(fā)器或電荷存儲結(jié)構(gòu)為基本存儲單元，具有集成度高、功耗小、工藝簡單、價格低的特點，主要用于大容量存儲系統(tǒng)中，如在計算機中用作主存儲器。14（2）按制造工藝分類雙極型半導(dǎo)體存儲器MOS型半導(dǎo)體存儲器以2. 半導(dǎo)體存儲器的主要技術(shù)指標(biāo)（1）存儲容量 指存儲器所能存放的二進制信息的總量（2）存取時間 一般用讀（或?qū)懀┲芷趤砻枋?，連續(xù)兩次讀（或?qū)懀┎僮鞯淖疃虝r間間隔稱為讀（或?qū)懀┲芷凇?52. 半導(dǎo)體存儲器的主要技術(shù)指標(biāo)（1）存儲容量 指存儲器所能7.2.2 只讀存儲器(ROM)按數(shù)據(jù)的寫入方式分類固定 ROM可編程 ROM167.2.2

8、 只讀存儲器(ROM)按數(shù)據(jù)的寫入方式分類固定 R1. 固定 ROM（1） ROM的結(jié)構(gòu).A0A1An-1地址譯碼器存儲陣列 2nmW0W1W2n-1F0 F1Fm-1字線位線地址線171. 固定 ROM（1） ROM的結(jié)構(gòu).A0A1An-1地地址譯碼器為二進制譯碼器,即全譯碼結(jié)構(gòu).(地址線為n根,譯碼器輸出為2n根字線,說明存儲陣列中有2n個存儲單元)2) 存儲陣列輸出有m根位線,說明每個存儲單元有m位,即 一個字有m位二進制信息組成.每一位稱為一個基本存 儲單元.3) 存儲器的容量定義為: 字?jǐn)?shù)位數(shù)(2nm).18地址譯碼器為二進制譯碼器,即全譯碼結(jié)構(gòu).(地址線為n根,譯碼（2）一個二極管

9、ROM的例子A1 A0 F0 F1 F2 F30 0 0 1 0 00 1 1 0 0 1 0 0 1 1 01 1 0 0 1 0 19（2）一個二極管ROM的例子A1 A0 F0 F1 1A11A0&W0W1W2W3F0F1F2F3位線字線201A11A0&W0W1W2W3F0F1F2F3位線字線 W0W3為地址譯碼器的輸出 Wi=mi (mi為地址碼組成 的最小項） 當(dāng)A1A0=00時，W0=1, F0F1F2F3=0100(一個字）； 當(dāng)A1A0=01時，W1=1, F0F1F2F3=1001(一個字）； 當(dāng)A1A0=10時，W2=1, F0F1F2F3=0110(一個字）； 當(dāng)A1A

10、0=11時，W3=1, F0F1F2F3=0010(一個字）。21 W0W3為地址譯碼器的輸出 Wi=mi (mi為地址 將地址輸入和Fi之間的關(guān)系填入真值表得： 地址 數(shù)據(jù)A1 A0 F0 F1 F2 F30 0 0 1 0 00 1 1 0 0 1 0 0 1 1 01 1 0 0 1 0 F0=A1A0F1=A1A0+ A1A0F2=A1A0+ A1A0F3=A1A0ROM實際是一種組合電路結(jié)構(gòu)。22 將地址輸入和Fi之間的關(guān)系填入真值表得： 地址 陣列圖與陣列：表示譯碼器。或陣列：表示存儲陣列。存儲容量為： 44 地址 數(shù)據(jù)A1 A0 F0 F1 F2 F30 0 0 1 0 00 1

11、 1 0 0 1 0 0 1 1 01 1 0 0 1 0 1A11A0&1111F0F1F2F3m0m1m2m323 陣列圖與陣列：或陣列：存儲容量為： 地址 2.可編程ROM用戶可根據(jù)需要自行進行編程的存儲器.一次性可編程 ROM（Programmable Read Only Memory，PROM）光可擦除可編程ROM （Erasable Programmable Read Only Memory， EPROM） 電可擦除可編程 ROM （Electrical Erasable Programmable Read Only Memory，E2PROM）快閃存儲器（Flash Memory

12、）242.可編程ROM用戶可根據(jù)需要自行進行編程的存儲器.一次性可位線字線編程為一次性的,燒斷的熔絲不能再接上.當(dāng)在該位上需要存0時,通過編程,燒斷熔絲;當(dāng)需存1時,保留熔絲.（1）一次性可編程 ROM（PROM）PROM的結(jié)構(gòu)圖25位線字線編程為一次性的,燒斷的熔絲當(dāng)在該位上需要存0時,通過（2）光可擦除可編程ROM （EPROM）EPROM 是一種可以多次擦除和改寫內(nèi)容的 ROM。它與PROM 的總體結(jié)構(gòu)相似，只是采用了不同的存儲單元。1）浮柵注入 MOS 管（FAMOS 管）存儲單元采用兩只 MOS管缺點：集成度低、擊穿電壓高、速度較慢26（2）光可擦除可編程ROM （EPROM）EPR

13、OM 是一種層疊柵存儲單元 2）疊層?xùn)抛⑷?MOS 管（SIMOS 管）27層疊柵存儲單元 2）疊層?xùn)抛⑷?MOS 管（SIMOS 管）疊層?xùn)臡OS管剖面示意圖 控制柵與字線 相連，控制信息的讀出和寫入浮柵埋在二氧化硅絕緣層，處于電“懸浮”狀態(tài)，不與外部導(dǎo)通，注入電荷后可長期保存28疊層?xùn)臡OS管剖面示意圖 控制柵浮柵281 信息：出廠時所有存儲單元的浮柵均無電荷，可認(rèn)為全部存儲了1 信息。0 信息：在 SIMOS 管的漏極和源極（地）之間加上較高的電壓（約 25V） ，形成雪崩擊穿現(xiàn)象，產(chǎn)生大量高能電子。同時在控制柵極上加高壓正脈沖（50ms，25V） ，則在控制柵正脈沖電壓的吸引下，部分高

14、能電子將穿過二氧化硅層到達(dá)浮柵，被浮柵俘獲，浮柵注入電荷，注入電荷的浮柵可認(rèn)為寫入 0。信息寫入 291 信息：0 信息：信息寫入 29柵極加+5V電壓，該SIMOS管不導(dǎo)通，只能讀出所存儲的內(nèi)容，不能寫入信息。正常工作信息擦除紫外線照射SIMOS管時，浮柵上的電子形成光電流而泄放，又恢復(fù)到編程前的狀態(tài)，即將其存儲內(nèi)容擦除。常用的EPROM集成芯片 Intel 2716（2K8位）、2732（4K8位）、2764（8K8位）、27128（16K8位）、27256（32K8位） 實際中，EPROM芯片的編程和擦除操作是使用專門的編程器和擦除器完成的。 30柵極加+5V電壓，該SIMOS管不導(dǎo)通，

15、只能讀出所存儲的內(nèi)容一個EPROM芯片：Intel 2716CE是片使能端；OE是數(shù)據(jù)輸出使能端；VPP是編程寫入電源輸入端。容量：2K8位受光窗口VCCVPPOECEGND1121324A8A9A7A6A5A4A3A2A1A0D0D1D2D7D6D5D4D3A1031一個EPROM芯片：Intel 2716CE是片使能端；OE工作方式讀 出未選中待 機編 程禁止編程校驗讀出CEOEVPP數(shù)據(jù)線D7D0的狀態(tài)0 0 +5V 讀出的數(shù)據(jù) 1 +5V 高 阻 1 +5V 高 阻1 +25V 寫入的數(shù)據(jù)0 1 +25V 高 阻0 0 +25V 讀出校驗數(shù)據(jù)2716工作方式32工作方式讀 出未選中待

16、機編 程禁止編程校驗讀出CEOEVP（3）電可擦除可編程ROM （E2PROM） 特點： 編程和擦除均由電完成； 既可整片擦除，也可使某些存儲單元單獨擦除； 重復(fù)編程次數(shù)大大高于EPROM. 33（3）電可擦除可編程ROM （E2PROM） E2PROM存儲單元 T2是門控管T1是浮柵隧道氧化層MOS管（簡稱Flotox管） 34E2PROM存儲單元 T2是門控管34Flotox管剖面示意圖 35Flotox管剖面示意圖 351 狀態(tài)：令Wi=1、Yj=0，則T2導(dǎo)通，T1漏極D1接近0電平，然后在擦寫柵G1加上21V正脈沖，就可以在浮柵與漏極區(qū)之間的極薄絕緣層內(nèi)出現(xiàn)隧道，通過隧道效應(yīng)，使電子

17、注入浮柵。0 狀態(tài)：擦寫柵接0電平、Wi=1、Yj加上21V正脈沖，使T1漏極獲得大約+20V的高電壓，則浮柵上的電子通過隧道返回襯底，則浮柵上就沒有注入電子，定義為0狀態(tài)。 信息寫入根據(jù)浮柵上是否注入電子來定義0和1狀態(tài)浮柵注入電子是利用隧道效應(yīng)進行的。361 狀態(tài)：0 狀態(tài)：信息寫入根據(jù)浮柵上是否注入電子來定義0和信息讀出 讀出1：擦寫柵加+3V電壓，字線加+5V正常電平，這時T2管導(dǎo)通，若浮柵上有注入電子，則T1不能導(dǎo)通，在位線上可讀出1.讀出0:若浮柵上沒有注入電子，則T1導(dǎo)通，在位線上可讀出0。 37信息讀出 讀出1：讀出0:37擦寫柵和待擦除單元的字線上加21V的正脈沖，漏極接低電

18、平，即可使存儲單元回到寫入0前的狀態(tài)，完成擦除操作。 早期E2PROM芯片都需用高電壓脈沖進行編程和擦寫，由專用編程器來完成。但目前絕大多數(shù)E2PROM集成芯片都在內(nèi)部設(shè)置了升壓電路，使擦、寫、讀都可在+5V電源下進行，不需要編程器。 信息擦除38擦寫柵和待擦除單元的字線上加21V的正脈沖，漏極接低電平，即（4）快閃只讀存儲器（Flash Memory）快閃只讀存儲器是在吸收E2PROM擦寫方便和EPROM結(jié)構(gòu)簡單、編程可靠的基礎(chǔ)上研制出來的一種新型器件。SST39VF6401A 容量：64Mbits讀取時間：70ns 寫入時間：7us （寫入前必須擦除）擦除時間：Chip-Erase tim

19、e:40ms Sector-Erase time:18ms (2k words) Block-Erase time: 18ms (32k words)擦除次數(shù)：100000次 保存時間：100年 39（4）快閃只讀存儲器（Flash Memory）快閃只讀存儲快閃存儲器存儲單元 40快閃存儲器存儲單元 40疊柵MOS管剖面示意圖 41疊柵MOS管剖面示意圖 411 狀態(tài)：浮柵未注入電子，相當(dāng)于存儲1。0 狀態(tài)：利用雪崩注入的方法使浮柵充電，相當(dāng)于存儲0；信息寫入與EPROM相同421 狀態(tài)：0 狀態(tài)：信息寫入與EPROM相同42讀出1：反之，若浮柵上有注入電子，疊柵MOS管截止，位線輸出高電平

20、。讀出0:令Wi=1，Vss=0，若浮柵上沒有注入電子，則疊柵MOS管導(dǎo)通，位線輸出低電平；注入電子，則T1導(dǎo)通，在位線上可讀出0。 信息讀出43讀出1：讀出0:信息讀出43信息擦除快閃只讀存儲器的擦除方法與E2PROM類似，是利用隧道效應(yīng)來完成的。在擦除狀態(tài)下，控制柵G處于0電平，源極加入高壓脈沖（12V），在浮柵與源區(qū)間很小的重疊區(qū)域產(chǎn)生隧道效應(yīng)，使浮柵上的電荷經(jīng)隧道釋放。 44信息擦除快閃只讀存儲器的擦除方法與E2PROM類似，是利用隧3.PROM的應(yīng)用1) 實現(xiàn)組合邏輯函數(shù)用PROM實現(xiàn)組合邏輯函數(shù),實際上是利用PROM中的最小項,通過或陣列編程,達(dá)到設(shè)計目的.453.PROM的應(yīng)用1

21、) 實現(xiàn)組合邏輯函數(shù)用PROM實現(xiàn)組合邏F1(A,B,C)=m(1,5,6,7)F2(A,B,C)=m(0,1,3,6,7)F3(A,B,C)=m(3,4,5,6,7)例:用PROM實現(xiàn)邏輯函數(shù):46F1(A,B,C)=m(1,5,6,7)F2(A,B,C)1A&111F1F2F31B1C&m0m1m2m3m4m5m6m7471A&111F1F2F31B1C&m0m12) 存放數(shù)據(jù)表和函數(shù)表:例如三角函數(shù)、對數(shù)、乘 法等表格。3）存放調(diào)試好的程序。* 2）、3）是PROM的主要用途。482) 存放數(shù)據(jù)表和函數(shù)表:例如三角函數(shù)、對數(shù)、乘3）存放調(diào)試7.2.3 隨機存取存儲器(RAM)RAM可以隨

22、時從任一指定地址讀出數(shù)據(jù),也可以隨時把數(shù)據(jù)寫入任何指定的存儲單元 .RAM在計算機中主要用來存放程序及程序執(zhí)行過程中產(chǎn)生的中間數(shù)據(jù)、運算結(jié)果等.RAM按工藝分類： 1）雙極型；2）場效應(yīng)管型。場效應(yīng)管型分為： 1）靜態(tài)；2）動態(tài)。497.2.3 隨機存取存儲器(RAM)RAM可以隨時從任一指1. RAM的結(jié)構(gòu).A0A1An-1地址譯碼器存 儲矩 陣 W0W1W2n-1字線地址線讀寫/控制電路讀寫/控制(R/W)片選(CS)數(shù)據(jù)輸入/輸出 (I/O)501. RAM的結(jié)構(gòu).A0A1An-1地址譯碼器存 儲WENEN11I/ODR/W當(dāng)片選信號CS無效時,I/O對外呈高阻;當(dāng)片選信號CS有效時,由

23、R/W信號決定讀或?qū)?根據(jù)地址信號,通過I/O輸出或輸入.(I/O為雙向三態(tài)結(jié)構(gòu))51ENEN11I/ODR/W當(dāng)片選信號CS無效時,I/O對外呈2. RAM的存儲單元（1）SRAM基本存儲單元 (以六管NMOS靜態(tài)存儲單元為例)522. RAM的存儲單元（1）SRAM基本存儲單元52XiYjI/OI/OVCCQQT6T4T3T1T2T5T7T8位線Bj位線Bj存儲單元11I/OI/OQQ53XiYjI/OI/OVCCQQT6T4T3T1T2T5T7T（2）DRAM基本存儲單元DRAM的基本存儲電路由動態(tài)MOS基本存儲單元組成。DMOS基本存儲單元通常利用MOS管柵極電容或其它寄生電容的電荷存

24、儲效應(yīng)來存儲信息。54（2）DRAM基本存儲單元DRAM的基本存儲電路由動態(tài)MOS電路結(jié)構(gòu)（以單管動態(tài)存儲單元為例）位線數(shù)據(jù)線 (D)字選線TCSCD輸出電容寫信息：字選線為1，T導(dǎo)通，數(shù)據(jù)D經(jīng)T送入CS .讀信息：字選線為1，T導(dǎo)通，CS上的數(shù)據(jù)經(jīng)T送入位線的等效電容CD .55電路結(jié)構(gòu)（以單管動態(tài)存儲單元為例）位線字選線TCSCD輸出寫特點： 1）當(dāng)不讀信息時，電荷在電容CS上的保 存時間約為數(shù)毫秒到數(shù)百毫秒； 2）當(dāng)讀出信息時，由于要對CD充電，使 CS上的電荷減少。為破壞性讀出。 3）通常在CS上呈現(xiàn)的代表1和0信號的電平 值相差不大，故信號較弱。56特點： 1）當(dāng)不讀信息時，電荷在電

25、容CS上的保 2）結(jié)論：1）需加刷新電路；2）輸出端需加高鑒別能力的輸出放大器。3）容量較大的RAM集成電路一 般采用單管電 路。4）容量較小的RAM集成電路一 般采用三 管或四 管電路。多管電路結(jié)構(gòu)復(fù)雜，但外圍電路簡 單。57結(jié)論：1）需加刷新電路；2）輸出端需加高鑒別能力的輸出放大器3. RAM容量的擴展VCCA8R/WCSGND191018Intel 2114A9A7A5A4A6A0A1A3A2I/O1I/O2I/O3I/O4（1）RAM的位擴展I/O1I/O2I/O3I/O4A9A0A1CSR/WI/O1I/O2I/O3I/O4A9A0A1CSR/WA0A1A9R/WCSI/O1I/O

26、2I/O3I/O4I/O4I/O5I/O6I/O7將2114擴展為1K8位的RAM583. RAM容量的擴展VCCA8R/WCSGND191018（2）RAM的字?jǐn)U展I/O1I/O2I/O3I/O4A9A0A1CSR/WI/O1I/O2I/O3I/O4A9A0A1CSR/WA0A1A9R/WI/O1I/O2I/O3I/O411-2譯碼器A10將2114擴展為2K4位的RAM59（2）RAM的字?jǐn)U展I/O1I/O2I/O3I/O4A9A01.什么是傳統(tǒng)機械按鍵設(shè)計？傳統(tǒng)的機械按鍵設(shè)計是需要手動按壓按鍵觸動PCBA上的開關(guān)按鍵來實現(xiàn)功能的一種設(shè)計方式。傳統(tǒng)機械按鍵設(shè)計要點：1.合理的選擇按鍵的類型

27、，盡量選擇平頭類的按鍵，以防按鍵下陷。2.開關(guān)按鍵和塑膠按鍵設(shè)計間隙建議留0.050.1mm，以防按鍵死鍵。3.要考慮成型工藝，合理計算累積公差，以防按鍵手感不良。傳統(tǒng)機械按鍵結(jié)構(gòu)層圖：按鍵開關(guān)鍵PCBA1.什么是傳統(tǒng)機械按鍵設(shè)計？傳統(tǒng)的機械按鍵設(shè)計是需要手動按壓7.3 可編程邏輯器件(PLD)7.3.1 PLD概述數(shù)字邏輯器件分類(按照邏輯功能的特點分)通用型專用型通用性強，但邏輯功能較簡單、且固定不變 ;構(gòu)成的系統(tǒng)功耗體積大、可靠性差;中、小規(guī)模數(shù)字集成電路都屬于通用型。 為某種專門用途而設(shè)計的集成電路；成本較高、周期較長。矛盾PLD617.3 可編程邏輯器件(PLD)7.3.1 PLD概

28、述數(shù)字邏PLD的特點2）邏輯功能可由用戶通過對器件編程自行設(shè)定，且具有 專用型器件構(gòu)成數(shù)字系統(tǒng)體積小、可靠性高的優(yōu)點；1）作為通用型器件生產(chǎn)的，具有批量大、成本低的特點；4）增強了設(shè)計的靈活性，減輕了電路圖和電路板設(shè)計的 工作量和難度，提高了工作效率；3）改變了傳統(tǒng)數(shù)字系統(tǒng)采用通用型器件實現(xiàn)系統(tǒng)功能的 設(shè)計方法；5）PLD已在計算機硬件、工業(yè)控制、現(xiàn)代通信、智能儀 表和家用電器等領(lǐng)域得到愈來愈廣泛的應(yīng)用。62PLD的特點2）邏輯功能可由用戶通過對器件編程自行設(shè)定，且具1. PLD的分類 （1）低密度PLD（SPLD） 每個芯片集成的邏輯門數(shù)大約在1000門以下可編程只讀存儲器（PROM）可編程

29、邏輯陣列（Programmable Logic Array，簡稱PLA）可編程陣列邏輯（Programmable Array Logic，簡稱PAL）通用陣列邏輯（Generic Array Logic，簡稱GAL)631. PLD的分類 （1）低密度PLD（SPLD） 每個芯片可擦除的可編程邏輯器件 （Erasable Programmable Logic Array，簡稱EPLD）復(fù)雜的可編程邏輯器件 （Complex Programmable Logic Array，簡稱CPLD）現(xiàn)場可編程門陣列 （Field Programmable Gate Array，簡稱FPGA）（2）高密度P

30、LD 每個芯片集成的邏輯門數(shù)達(dá)數(shù)千門，甚至上萬門，具有在系統(tǒng)可編程或現(xiàn)場可編程特性，可用于實現(xiàn)較大規(guī)模的邏輯電路64可擦除的可編程邏輯器件（2）高密度PLD 每個芯片集成的邏輯2. PLD的基本結(jié)構(gòu) （1）“與或”陣列結(jié)構(gòu)（乘積項結(jié)構(gòu) ） 輸入輸出輸入電路與陣列或陣列輸出電路PLD與或陣列結(jié)構(gòu)框圖 互補輸入項與項或項反饋項652. PLD的基本結(jié)構(gòu) （1）“與或”陣列結(jié)構(gòu)（乘積項結(jié)構(gòu) 根據(jù)與、或陣列的可編程性，PLD分為三種基本結(jié)構(gòu)。1）與陣列固定，或陣列可編程型結(jié)構(gòu)PROM屬于這種結(jié)構(gòu)。2）與、或陣列均可編程型結(jié)構(gòu)PLA(Programmable Logic Array)屬于這種結(jié)構(gòu)。特點：

31、與陣列規(guī)模大，速度較低。特點：速度快，設(shè)計邏輯函數(shù)可采用最簡結(jié)構(gòu)，芯片內(nèi)部資源利用率高。但編程難度大，缺乏質(zhì)高價廉的開發(fā)工具。66 根據(jù)與、或陣列的可編程性，PLD分為三種基本結(jié)構(gòu)。1）與3）或陣列固定，與陣列可編程型結(jié)構(gòu)PAL(Programmable Array Logic)屬于這種結(jié)構(gòu)。特點：速度快，費用低，易于編程。當(dāng)前許多PLD器件都采用這種結(jié)構(gòu)。673）或陣列固定，與陣列可編程型結(jié)構(gòu)PAL(Programma（2）查找表（Look-Up-Table,LUT）結(jié)構(gòu) 用存儲邏輯的存儲單元來實現(xiàn)邏輯運算。FPGA是屬于此類器件。 RAM存儲器預(yù)先加載要實現(xiàn)的邏輯函數(shù)真值表，輸入變量作為地

32、址用來從RAM存儲器中選擇輸出邏輯值 。工作原理類似于用ROM實現(xiàn)組合邏輯電路。 68（2）查找表（Look-Up-Table,LUT）結(jié)構(gòu) 用存7.3.2 可編程陣列邏輯(PAL)PAL的基本結(jié)構(gòu)111&11A0A1A2F1F0697.3.2 可編程陣列邏輯(PAL)PAL的基本結(jié)構(gòu)111&1. PAL的輸出結(jié)構(gòu)PAL的與陣列結(jié)構(gòu)類同.但輸出結(jié)構(gòu)有多種:1) 組合輸出型(這種結(jié)構(gòu)適用于實現(xiàn)組合邏輯電路) 專用輸出結(jié)構(gòu)O&11輸入項I共有三種形式:高輸出有效;低輸出有效;互補輸出.本例為低輸出有效701. PAL的輸出結(jié)構(gòu)PAL的與陣列結(jié)構(gòu)類同.但輸出結(jié)構(gòu)有多 可編程I/O結(jié)構(gòu)I/O&11輸入

33、項IEN112) 寄存器輸出型寄存器輸出型結(jié)構(gòu),內(nèi)含觸發(fā)器,適應(yīng)于實現(xiàn)時序邏輯電路.71 可編程I/O結(jié)構(gòu)I/O&11輸入項IEN112) 寄存器輸出結(jié)構(gòu)Q&11輸入項IEN111DCLOCKEN72 寄存器輸出結(jié)構(gòu)Q&11輸入項IEN111DCLOC帶異或門的寄存器輸出結(jié)構(gòu)Q&11輸入項IEN1111D=1CLOCKEN&73帶異或門的寄存器輸出結(jié)構(gòu)Q&11輸入項IEN111 算術(shù)運算反饋結(jié)構(gòu)A11輸入項BEN111D=1CLOCKEN&1&1111AAA+BA+BA+BA+B輸出74 算術(shù)運算反饋結(jié)構(gòu)A11輸入項BEN111D=1CL1EN111DCLKEN&1EN111D&111IN1I

34、N8OUT1OUT8PAL16R8063031751EN111DCLKEN&1EN111D&111IN1IPAL的結(jié)構(gòu)代碼組合型寄存器型類型代碼HLPCXPSRXRPRSV含 義高有效輸出低有效輸出可編程輸出極性互補輸出異或門、可編程輸出極性積項共享寄存器型輸出帶異或門寄存器型輸出帶可編程極性寄存器型帶積項共享寄存器型通用型實 例PAL10H8PAL10L8PAL16P8PAL16C1AmPAL22XP10PAL20S10PAL16R8PAL16X4PAL16RP8PAL20RS10AmPAL22V1076PAL的結(jié)構(gòu)代碼組合型寄存器型類型代碼HLPCXPSRXRP請用PAL16L8實現(xiàn)22乘

35、法器（輸入A1A0和B1B0分別為兩位二進制數(shù)，輸出為結(jié)果F3F2F1F0）。邏輯方程為：F3=A1+A0+B1+B0F2=A1+B1+A0B0F2=A0+B0F1=A1A0+B1B0+A1B1+A0B0+A1A0B1B02. PAL應(yīng)用舉例77請用PAL16L8實現(xiàn)22乘法器（輸入A1A0和B1B0分1EN111&1A1F1PAL16L800311A01B11B0F1=A1A0+B1B0+A1B1 +A0B0+A1A0B1B0以實現(xiàn)F1為例781EN111&1A1F1PAL16L800311A01B13. PAL器件的性能特點 邏輯功能由用戶定義，用可編程方法代替常規(guī) 設(shè)計方法； 編程容易，

36、開發(fā)簡單，簡化了系統(tǒng)設(shè)計和布線 過程；器件密度大，可代替多片中小規(guī)模標(biāo)準(zhǔn)數(shù)字集成電路，比用常規(guī)器件節(jié)省空間；器件傳輸延遲小，工作頻率高，有利于提高系統(tǒng)的工作速度； 具有可編程的三態(tài)輸出，管腳配置靈活，輸入輸出管腳數(shù)量可變；793. PAL器件的性能特點 邏輯功能由用戶定義，用可編程方具有加密功能，有利于系統(tǒng)保密；采用多種工藝制造，可滿足不同系統(tǒng)不同場合的各種需要。80具有加密功能，有利于系統(tǒng)保密；采用多種工藝制造，可滿足不7.3.3 通用陣列邏輯(GAL)GAL器件繼承了PAL、PROM等器件的優(yōu)點，克服了原有PAL器件的不足,是現(xiàn)代數(shù)字系統(tǒng)設(shè)計的理想器件.1. GAL基本結(jié)構(gòu)GAL基本結(jié)構(gòu)和

37、PAL大致類似,只是在輸出結(jié)構(gòu)上作了重要改進.817.3.3 通用陣列邏輯(GAL)GAL器件繼承了PAL、POLMCEN1111&1&1112919GAL16V8063031OLMCEN112OE(12)(19)1182OLMCEN1111&1&1112919GAL16V8OLMC結(jié)構(gòu)10S1=1 PTMUX&13210S1S1XOR(n)AC0AC1(n)3210S1S0Vcc TSMUX FMUX10S OMUX1ENAC0AC1(n)C11D來自與門陣列來自鄰級輸出 (m)QCKOECKOE1反饋I/O(n)乘積項數(shù)據(jù)選擇器三態(tài)數(shù)據(jù)選擇器輸出數(shù)據(jù)選擇器反饋數(shù)據(jù)選擇器83OLMC10S1

38、=1 PT&13210S1S1XOR(AC0、AC1(n)及XOR(n)均為GAL器件片內(nèi)控制字中的結(jié)構(gòu)控制位。結(jié)構(gòu)控制字共有82位，不同的控制內(nèi)容，可使OLMC被配置成不同的功能組態(tài)?？刂谱值膬?nèi)容是在編程時由編程器根據(jù)用戶定義 的管腳及實現(xiàn)的函數(shù)自動寫入的。2.GAL的主要特點 通用性強 100%可編程 速度高,功率低 100%可測試84AC0、AC1(n)及XOR(n)均為GAL器件片內(nèi)控制字中7.3.4 復(fù)雜的可編程邏輯器件（CPLD） 1. CPLD的基本結(jié)構(gòu)可編程的邏輯模塊輸入/輸出模塊可編程的內(nèi)部連線陣列以Lattice公司生產(chǎn)的ispLSI1032為例介紹CPLD具體結(jié)構(gòu)857.

39、3.4 復(fù)雜的可編程邏輯器件（CPLD） 1. CPLD ispLSI1032器件結(jié)構(gòu) 全局布線區(qū)（GRP）通用邏輯模塊（GLB）輸入/輸出單元（IOC）輸出布線區(qū)（ORP）時鐘分配網(wǎng)絡(luò)（CDN） 86 ispLSI1032器件結(jié)構(gòu) 全局布線區(qū)（GRP）86ispLSI1032的邏輯功能劃分框圖 87ispLSI1032的邏輯功能劃分框圖 872. 全局布線區(qū)（GRP） 位于器件的中心，是器件的專用內(nèi)部互連結(jié)構(gòu)，提供高速的內(nèi)部連線。 3. 通用邏輯模塊（GLB）用于實現(xiàn)邏輯功能，它由與陣列、乘積項共享的或邏輯陣列和輸出邏輯宏單元（OLMC）組成。 882. 全局布線區(qū)（GRP） 位于器件的中心

40、，是器件的專用內(nèi)部GLB的電路結(jié)構(gòu)圖 89GLB的電路結(jié)構(gòu)圖 89GLB結(jié)構(gòu)形式與GAL類似，做了如下改進：（1）它的或邏輯陣列采取了乘積項共享的結(jié)構(gòu)形式。 （2）通過編程可以將GLB設(shè)置成多種連接模式： 1）標(biāo)準(zhǔn)模式 2）高速旁路模式 3）異或邏輯模式 4）單乘積項模式 5）多重模式90GLB結(jié)構(gòu)形式與GAL類似，做了如下改進：（1）它的或邏輯陣1）標(biāo)準(zhǔn)模式 4個或門的輸入分別為4個、4個、5個和7個乘積項的輸入，每個觸發(fā)器的輸入可以是或門中的一個或多個，所以最多可以將20個乘積項的邏輯或輸入一個觸發(fā)器，實現(xiàn)多乘積項的邏輯函數(shù)。 911）標(biāo)準(zhǔn)模式 4個或門的輸入分別為4個、4個、5個和7個乘

41、積2）高速旁路模式 將4個或門的輸出直接和4個觸發(fā)器相連，每個或門只能有4個乘積項，分別輸入觸發(fā)器。在這種方式中，或門的輸出不經(jīng)過共享陣列直接輸出，為輸出提供了高速通道，減少了電路的延遲，可用于高速計數(shù)器的設(shè)計。 922）高速旁路模式 將4個或門的輸出直接和4個觸發(fā)器相連，每個3）異或邏輯模式 采用4個異或門，每個異或門的輸入之一是4個或門輸出的任意組合，另一個來自乘積項0、4、8和13。這種配置模式適合設(shè)計計數(shù)器、比較器和算術(shù)邏輯運算部件等。 933）異或邏輯模式 采用4個異或門，每個異或門的輸入之一是4個4）單乘積項模式 乘積項直接與4個觸發(fā)器相連，比高速旁路模式減少了一級或門的連接，速度

42、最快。 5）多重模式在同一個GLB中混合使用前4種模式。944）單乘積項模式 乘積項直接與4個觸發(fā)器相連，比高速旁路模式4. 輸入/輸出單元（IOC） IOC的電路結(jié)構(gòu)圖 三態(tài)輸出緩沖器 輸入緩沖器 輸入寄存器/鎖存器 可編程的數(shù)據(jù)選擇器 954. 輸入/輸出單元（IOC） IOC的電路結(jié)構(gòu)圖 三態(tài)輸出IOC的各種組態(tài) 96IOC的各種組態(tài) 965. 輸出布線區(qū)（ORP）是介于GLB和IOC之間的可編程互連陣列。通過對ORP的編程，可以把任何一個GLB的輸出信號靈活地與某一個IOC相連。它將對GLB的編程和對外部引腳的排列分開進行，賦予外部引腳分配更大的靈活性。975. 輸出布線區(qū)（ORP）是

43、介于GLB和IOC之間的可編程互6. 時鐘分配網(wǎng)絡(luò)（ORP）時鐘分配網(wǎng)絡(luò)產(chǎn)生5個全局時鐘信號：GLB的時鐘：CLK0、CLK1、CLK2IOC的時鐘：IOCLK0和IOCLK1ispLSI1032有3個專用系統(tǒng)時鐘輸入引腳，可以通過時鐘分配網(wǎng)絡(luò)分配給GLB和IOC。986. 時鐘分配網(wǎng)絡(luò)（ORP）時鐘分配網(wǎng)絡(luò)產(chǎn)生5個全局時鐘信號7. CPLD器件的編程 需要專用編程電纜、計算機和ISP編程軟件。 對器件編程時，計算機運行ISP編程軟件，根據(jù)用戶編寫的源程序產(chǎn)生編程數(shù)據(jù)和編程命令，通過編程電纜將編譯后的文件（*.jed）下載到ispLSI器件中，完成ispLSI器件的編程。 997. CPLD器

44、件的編程 需要專用編程電纜、計算機和ISP編7.3.5 現(xiàn)場可編程門陣列（FPGA）1. FPGA的基本結(jié)構(gòu) 不同公司生產(chǎn)的FPGA結(jié)構(gòu)和性能不盡相同，以Xilinx公司的XC4000系列為例介紹FPGA的基本結(jié)構(gòu)和各模塊功能。1007.3.5 現(xiàn)場可編程門陣列（FPGA）1. FPGA的基本XC4000系列FPGA基本結(jié)構(gòu) 101XC4000系列FPGA基本結(jié)構(gòu) 1012. 可配置邏輯模塊（CLB）XC4000系列FPGA的CLB結(jié)構(gòu)圖 1022. 可配置邏輯模塊（CLB）XC4000系列FPGA的CL（1）組合邏輯函數(shù)發(fā)生器查找表的工作原理類似于用ROM實現(xiàn)多種組合邏輯函數(shù)，其輸入等效于R

45、OM的地址碼，存儲的內(nèi)容為相應(yīng)的邏輯函數(shù)取值，通過查找地址表，可得到邏輯函數(shù)的輸出。 查找表結(jié)構(gòu)103（1）組合邏輯函數(shù)發(fā)生器查找表的工作原理類似于用ROM實現(xiàn)多組合邏輯函數(shù)發(fā)生器G1G4和F1F4除了實現(xiàn)一般的組合、時序邏輯功能外，其內(nèi)部各有16個可編程數(shù)據(jù)存儲單元，在工作方式控制字的控制下，它們可以作為器件內(nèi)部讀/寫存儲器使用。 說明：104組合邏輯函數(shù)發(fā)生器G1G4和F1F4除了實現(xiàn)一般的組合、（2）邊沿D觸發(fā)器CLB中有2個邊沿D觸發(fā)器，通過2個4選1數(shù)據(jù)選擇器可分別選擇DIN、F、G和H之一作為D觸發(fā)器的輸入信號。2個D觸發(fā)器共用時鐘脈沖，通過2個2選1數(shù)據(jù)選擇器選擇上升沿或下降沿觸

46、發(fā)。105（2）邊沿D觸發(fā)器CLB中有2個邊沿D觸發(fā)器，通過2個4選13. 可編程輸入輸出模塊（IOB）分布在器件的四周，它提供了器件外部引腳和內(nèi)部邏輯之間的連接 1063. 可編程輸入輸出模塊（IOB）分布在器件的四周，它提供4. 可編程互聯(lián)資源（ICR）由分布在CLB陣列之間的金屬網(wǎng)絡(luò)線和陣列交叉點上的可編程開關(guān)矩陣（PSM）組成。它可將器件內(nèi)部任意兩點連接起來，并且能將FPGA中數(shù)目很大的CLB和IOB連接成復(fù)雜的系統(tǒng)。 根據(jù)應(yīng)用的不同，ICR一般提供3種連接結(jié)構(gòu)：（1）通用單/雙長度線連接主要用于CLB之間的連接。任意兩點間的連接都要通過開關(guān)矩陣。靈活性好，但信號傳輸時延不可預(yù)知。 1

47、074. 可編程互聯(lián)資源（ICR）由分布在CLB陣列之間的金屬網(wǎng)（2）長線連接水平長線和垂直長線不經(jīng)過可編程開關(guān)矩陣，信號延遲時間小。長線連接主要用于長距離或關(guān)鍵信號的傳輸。 （3）全局連接主要用于傳送一些公共信號，如全局時鐘信號、公用控制信號等。 108（2）長線連接水平長線和垂直長線不經(jīng)過可編程開關(guān)矩陣，信號延5. FPGA編程數(shù)據(jù)的裝載編程數(shù)據(jù)存放于FPGA片內(nèi)的獨立的靜態(tài)存儲器中，控制FPGA的工作狀態(tài)，由于停電后，靜態(tài)存儲器中的數(shù)據(jù)不能保存，所以，每次接通電源后，必須重新將編程數(shù)據(jù)寫入靜態(tài)存儲器，這個過程稱為裝載。 編程數(shù)據(jù)通常存放在一個EPROM中，也可以存放在計算機的存儲器中。整個裝載過程在接通電源后自動開始，或由外加控制信號啟動，在片內(nèi)的時序電路控制下自動完成。1095. FPGA編程數(shù)據(jù)的裝載編程數(shù)據(jù)存放于FPGA片內(nèi)的獨立6.