異步時(shí)鐘域數(shù)據(jù)復(fù)用設(shè)計(jì)

1、精選優(yōu)質(zhì)文檔-傾情為你奉上精選優(yōu)質(zhì)文檔-傾情為你奉上專(zhuān)心-專(zhuān)注-專(zhuān)業(yè)專(zhuān)心-專(zhuān)注-專(zhuān)業(yè)精選優(yōu)質(zhì)文檔-傾情為你奉上專(zhuān)心-專(zhuān)注-專(zhuān)業(yè)異步時(shí)鐘域數(shù)據(jù)復(fù)用設(shè)計(jì)5 吳艷兵1,設(shè)計(jì)思路： 在FIFO的輸入端是兩路數(shù)據(jù)同時(shí)輸入，但要將第二路DIN的數(shù)據(jù)插入TS_IN的空幀當(dāng)中，就需要將DIN進(jìn)行存儲(chǔ)，由于DIN的時(shí)鐘頻率比TS_IN的頻率低，因此需要異步的FIFO來(lái)實(shí)現(xiàn)復(fù)用，而TS傳輸流中的空幀足夠多，這就保證了能夠?qū)IN的數(shù)據(jù)不丟失的插入到TS_IN的空幀中去，并輸出，而且是按照TS傳輸流格式進(jìn)行傳輸。這里因?yàn)門(mén)S_IN的空幀中有7個(gè)是空位，因此我選擇FIFO的存儲(chǔ)深度為16個(gè)8位的，這樣能夠保證在存到一

2、半左右的數(shù)據(jù)時(shí)就會(huì)從FIFO中讀取數(shù)據(jù)輸出，而保證了FIFO不會(huì)被存滿(mǎn)的情況。2，設(shè)計(jì)流程：本次設(shè)計(jì)分為3個(gè)模塊。第一個(gè)模塊，分為四種狀態(tài)。,CHECKOUTTWO（開(kāi)始檢測(cè)輸出模式），此狀態(tài)在SYNC高電平到來(lái)的時(shí)候就進(jìn)入，然后檢測(cè)后來(lái)數(shù)據(jù)是否是EE：是，則進(jìn)入OUTTWO（模式二確定狀態(tài)）；不是，則進(jìn)入OUTONE（輸出模式一態(tài)），輸出的是TS_IN的數(shù)據(jù)，并且FIFO繼續(xù)存儲(chǔ)DIN的數(shù)據(jù)。，OUTTWO（模式二確定狀態(tài)），檢測(cè)后來(lái)數(shù)據(jù)是否是EE，如果不是，進(jìn)入OUTONE（輸出模式一態(tài)），輸出TS_IN的數(shù)據(jù)，并輸出！en低電平；如果是EE，進(jìn)入OUT_TWO（輸出模式二態(tài)），并輸出en

3、高電平，驅(qū)動(dòng)FIFO輸出，此時(shí)輸出保存在FIFO中的數(shù)據(jù)。，OUTONE(輸出模式一態(tài))，輸出TS_IN的數(shù)據(jù)，并持續(xù)保持在該狀態(tài)，維持輸出！En低電平，直到下一個(gè)SYNC高電平的到來(lái)。，OUTTWO(輸出模式二態(tài))，輸出保存在FIFO中的數(shù)據(jù)，并持續(xù)保持該狀態(tài)，未出輸出en高電平，直到下一個(gè)SYNC高電平的到來(lái)。3，第二個(gè)模塊，F(xiàn)IFO，我是直接調(diào)用的Quartus自帶的異步時(shí)鐘FIFO來(lái)處理DIN數(shù)據(jù)的存儲(chǔ)。4，第三個(gè)模塊，我編寫(xiě)的是一個(gè)兩路選擇模塊，實(shí)現(xiàn)的是檢測(cè)第一個(gè)模塊的en輸出，如果是高，則將通路切換到第二路，輸出FIFO中存儲(chǔ)的DIN數(shù)據(jù)。如果是低，則將通路切換到第一路，輸出TS_

4、IN的數(shù)據(jù)，這樣進(jìn)行兩路的切換也就相當(dāng)于是實(shí)現(xiàn)了兩路異步時(shí)鐘數(shù)據(jù)的插入操作。5，狀態(tài)轉(zhuǎn)移圖：,模塊一MY狀態(tài)轉(zhuǎn)移:OUT_TWOOUTTWO EE EEOUT_TWOOUTTWOCHECKOUTTWOSYNC CHECKOUTTWO !EEOUTONEOUTONE !EE,模塊三choose狀態(tài)轉(zhuǎn)移則比較簡(jiǎn)單：START SYNC START ！en en輸出第一路TS_IN輸出第二路DIN輸出第一路TS_IN輸出第二路DIN6，Quartus硬件布局：7，仿真結(jié)果，由于Quartus的觀察長(zhǎng)度有限，我在這里只能設(shè)定另外的clk和clk_w時(shí)鐘。為了區(qū)別兩路數(shù)據(jù)，我將第一路TS_IN都設(shè)置為有

5、A-F的字母組成的16進(jìn)制數(shù)據(jù)，第二路DIN都設(shè)置為有0-9組成的16進(jìn)制數(shù)據(jù)?？梢钥吹?，TS_IN和d兩路輸入和各自在模塊一和FIFO的處理之后的輸出，以及經(jīng)過(guò)choose選擇模塊選擇通路之后的輸出，當(dāng)enr變高時(shí)，d路數(shù)據(jù)完全插進(jìn)到TS_IN數(shù)據(jù)的空幀當(dāng)中輸出了。4，程序代碼： /*模塊一MY代碼*module MY( clk_in, ts_in,state, en_out, sync, ts_out );inputsync,clk_in;/同步表示及時(shí)鐘input7:0ts_in; /輸入數(shù)據(jù)流outputen_out;/使能輸出output7:0 ts_out;/數(shù)據(jù)輸出口output

6、3:0 state;/狀態(tài)寄存器/*狀態(tài)定義*parameterCHECKOUTTWO = 3b001;/開(kāi)始檢測(cè)輸出模式parameterOUTTWO = 3b010;/模式二確定態(tài)parameterOUT_TWO = 3b011;/輸出模式二態(tài)parameterOUTONE= 3b100;/輸出模式一態(tài)/ regs & wiresreg3:0state;reg7:0 ts_out;reg en_out;/*狀態(tài)轉(zhuǎn)移部分*always ( negedge clk_in )if ( sync=1 )begin state = CHECKOUTTWO;en_out=0;ts_out=ts_in;

7、endelsecase ( state )/*開(kāi)始檢測(cè)輸出模式*CHECKOUTTWO : begin ts_out=ts_in; if (ts_in = 8HEE)begin state = OUTTWO; /當(dāng)檢測(cè)到第一個(gè)EE時(shí)，進(jìn)入模式二確定態(tài)，并抑制FIFO，不讓他輸出存在其中的DIN數(shù)據(jù)。 en_out=0;endelse state =OUTONE;/當(dāng)沒(méi)有檢測(cè)到EE時(shí)，立刻進(jìn)入輸出模式一態(tài)。end/*模式二確定態(tài)*OUTTWO: begin ts_out=ts_in; if (ts_in = 8HEE)begin state = OUT_TWO; /搜索到第二個(gè)EE時(shí)，立刻進(jìn)入輸

8、出模式二態(tài)。end elsestate = OUTONE; /第三個(gè)字不是EE時(shí)，進(jìn)入輸出模式一態(tài)。 end/*輸出模式二態(tài)*OUT_TWO: begin en_out=1; /輸出一個(gè)使能，使能FIFO輸出存儲(chǔ)在其中的DIN數(shù)據(jù)，并維持在此狀態(tài)直到下一個(gè)SYNC高的到來(lái)重新進(jìn)行狀態(tài)判斷。 state=OUT_TWO;end/*輸出模式一態(tài)*OUTONE:beginstate=OUTONE; /此時(shí)輸出TS_IN數(shù)據(jù)，并輸出一個(gè)低的en，讓FIFO不輸出，繼續(xù)存數(shù)據(jù)直到下一個(gè)SYNC高電平的到來(lái)再重新進(jìn)行狀態(tài)的判斷。ts_out=ts_in; en_out=0;endendcaseendmodule/*模塊三choose代碼*module choose(en,input_one,input_two,clk,sync,data);inputen,clk,sync;/使能，時(shí)鐘，同步標(biāo)志input7:0input_one;/第一路輸入數(shù)據(jù)input7:0input_two; /第二路輸入數(shù)據(jù)output7:0data; /輸出數(shù)據(jù)reg7:0data; /數(shù)據(jù)輸出口/*通路選擇部分*always