畢業(yè)論文-基于FPGA的圖像采集模塊設(shè)計與實現(xiàn)

1、大連東軟信息學(xué)院畢業(yè)設(shè)計（論文） Abstract- 39 -第1章 緒 論1.1課題研究背景與意義視頻信號處理系統(tǒng)的前端部分是視頻圖像實時采集，現(xiàn)在向高分辨率、高速、高可靠性、高集成化方向前進。圖像實時采集系統(tǒng)在當(dāng)今醫(yī)學(xué)、軍事、工業(yè)各個領(lǐng)域都具有非常廣泛的應(yīng)用，如使用在安防、醫(yī)療器械、遠程監(jiān)控、圖像模式識別、視頻電話、工業(yè)控制、遠程抄表等各種領(lǐng)域都有著非常廣泛的使用。在二十一世紀以前，國內(nèi)的圖像采集和處理系統(tǒng)大多隨著海外跨國企業(yè)集團的生產(chǎn)線走進國內(nèi)?，F(xiàn)在國內(nèi)科技的快速發(fā)展以及工業(yè)上自動化的要求不斷的提高，歷經(jīng)多年的發(fā)展，目前國內(nèi)許多自動化設(shè)備制造商將圖像采集和圖像處理技術(shù)用于視覺測試、視頻控

2、制機器人、確定并定位零件等各個領(lǐng)域的產(chǎn)品設(shè)計來提高功能及性能，改善產(chǎn)品和加工質(zhì)量。即使市場上涌現(xiàn)出了多種圖像采集處理器或者圖像采集處理系統(tǒng)，但如果需要將圖像采集和圖像處理系統(tǒng)廣泛應(yīng)用到各行各業(yè)的實際應(yīng)用中，還具有較大的困難，主要有這幾方面的原因：第一是圖像采集處理系統(tǒng)非常難有重復(fù)精度，分割過程是不一致的，提取圖像的特征如物體外表屬性和光照環(huán)境是不固定的；第二是處理時間過長，處理階段邊緣的軟件檢查測試要求多個模板與其所在的二維圖像數(shù)據(jù)進行卷積，解釋階段非完美的分離場景數(shù)據(jù)到其模型的匹配的復(fù)雜度也許是特征數(shù)量幾何級函數(shù)；第三大多數(shù)圖像采集和圖像處理系統(tǒng)的功能有限，不能非常好的應(yīng)用到各個領(lǐng)域之中；第

3、四是采集處理系統(tǒng)仍然是非常昂貴的，即使回收期通常比較短暫，這依然阻礙了新技術(shù)被人們廣泛的接收；最后購買一個現(xiàn)成完整的系統(tǒng)是難的，絕大多數(shù)應(yīng)用要求高應(yīng)用程度的專業(yè)軟件開發(fā)和環(huán)境工程。隨著計算機、多媒體和數(shù)據(jù)通信技術(shù)的高速發(fā)展，數(shù)字圖像實時采集與處理在科學(xué)研究、工農(nóng)業(yè)生產(chǎn)、醫(yī)療衛(wèi)生等部門得到越來越廣泛的應(yīng)用。同時，具有圖像功能的嵌入式應(yīng)用也隨之增多，從數(shù)碼照相機、視頻電話、多功能移動智能電話等數(shù)碼產(chǎn)品到數(shù)字視頻監(jiān)視、門禁等工業(yè)控制以及安全防衛(wèi)產(chǎn)品。實時圖像采集需要進行實時同步信號的處理，要比平常意義上的數(shù)據(jù)采集過程復(fù)雜很多，電路的設(shè)計與實現(xiàn)也比較困難。傳統(tǒng)意義上的PC上的圖像采集模塊都是在 Phi

4、lips等半導(dǎo)體設(shè)計制造公司提供的接口芯片的基礎(chǔ)上，由專業(yè)的公司開發(fā)以及生產(chǎn)。近些年來，隨著實時圖像視頻傳輸協(xié)議不斷的開放，開發(fā)及研究人員對特殊應(yīng)用領(lǐng)域的定制開發(fā)圖像采集模塊已變得可行。 基于FPGA可編程器件的可編程特性，利用硬件邏輯電路實現(xiàn)圖像識別的軟件算法，極大地提高了圖像識別速度，可以使圖像識別速度達到ms級（受限于攝像頭的視頻數(shù)據(jù)采集速度及圖像大?。?，從而滿足高速裝配線或是其它場合高速圖像識別的需求。1.2 課題研究內(nèi)容與方法本文要討論的內(nèi)容就是將數(shù)字圖像采集功能集成在一塊電路板上。此集成電路板的設(shè)計目的是對數(shù)字圖像做采集、顯示以及存儲，應(yīng)用在需要實時性很高但是不需要很高圖像質(zhì)量的環(huán)

5、境下。設(shè)計中在電路板上提供了VGA接口，使用時只需將帶有VGA接口的視頻監(jiān)視器或顯示器直接接到電路板上即可，并且電路板的功耗很小，系統(tǒng)有很廣泛的應(yīng)用環(huán)境，對于圖像系統(tǒng)的普及應(yīng)用也有極大的幫助。1.3課題研究現(xiàn)狀現(xiàn)代化生產(chǎn)和科學(xué)研究對實時視頻圖像采集模塊的要求日益增加。傳統(tǒng)上的圖像采集卡速度緩慢、處理功能單一、采用分立元器件、電路復(fù)雜；并且可靠性差、不方便調(diào)試、不能滿足特殊的需求。專用集成電路中集成度最高的一種是FPGA（現(xiàn)場可編程門陣列），用戶可以對FPGA的I/O模塊和內(nèi)部邏輯模塊進行重新配置，用來實現(xiàn)用戶們所需邏輯功能。使用者用FPGA的編程數(shù)據(jù)放入芯片，上電并加載到FPGA里，并對它進行

6、初始化；也可以在線對其進行編程，以實現(xiàn)系統(tǒng)在線重構(gòu)性。基于FPGA的圖像采集模塊主要是通過集成的FPGA電路開發(fā)板，可以用軟件編程把實時圖像采集的控制程序?qū)懭隖PGA開發(fā)板芯片上，并通過仿真技術(shù)來進行圖像的采集處理與分析。通過這些方法，以便于及時地發(fā)現(xiàn)設(shè)計中存在的錯誤，從而有效地減少研發(fā)時間。在九十年代，主要是采取模擬設(shè)備為主的圖像信息采集和處理系統(tǒng)。但由于工業(yè)應(yīng)用中實時視頻監(jiān)控等系統(tǒng)中信息流的形式大部分為模擬視頻信號，其系統(tǒng)的網(wǎng)絡(luò)結(jié)構(gòu)主要是單向、單功能、集總方式的信息采集，所以系統(tǒng)盡管己經(jīng)發(fā)展成很高的水平，卻并無多少潛力可挖掘，其存在固有局限性，很難滿足更高的要求，數(shù)字化是其必由之路。九十年

7、代中后期，計算機技術(shù)飛速發(fā)展，研究人員利用計算的高速數(shù)據(jù)處理能力進行實時視頻的采集和處理，使用顯示器的高分辨率來實現(xiàn)圖像的多畫面顯示，極大的提高了圖像質(zhì)量，這種基于計算機的多媒體主控臺稱為數(shù)字化視頻圖像處理系統(tǒng)。這種系統(tǒng)處理方法對視頻圖像進行了數(shù)字化，充分利用了現(xiàn)代計算機的強大處理能力，對于視頻圖像進行壓縮、解析、存儲和顯示。 九十年后期，隨著計算機處理能力的提高和儲存容量的提高，和各種視頻圖像采集處理技術(shù)的出現(xiàn)，圖像采集處理進入全數(shù)字化的時代。大規(guī)模集成電路和專用芯片逐漸取代計算機的脫機圖像處理系統(tǒng)。美國TI公司的DSP及圖像處理平臺在世界電子市場上處于領(lǐng)先和主導(dǎo)地位。而國內(nèi)的DSP技術(shù)起步

8、稍晚，但發(fā)展速度比較快，90年代后期就有比較成熟的產(chǎn)品出現(xiàn)。比較典型產(chǎn)品有WT62OIp/RA、 WT670lP/PA圖像處理系統(tǒng)還有WT32EA通用圖像處理系統(tǒng)。而在專用圖像處理系統(tǒng)方面，西南物理研究所研發(fā)的機遇DSP的視頻跟蹤警戒裝置和中科院所開發(fā)的基于DSP的視頻跟蹤裝置，全部取得了比較好的效果。臺灣凌陽有限公司的圖像識別芯片SPCA563，廣泛用于智能交互式玩具中，具有識別顏色、形狀和障礙物的功能。FPGA的速度是一般處理器無法比擬的，此外由FPGA純硬件實現(xiàn)的正真的并行處理結(jié)構(gòu)也將大大的提高整個系統(tǒng)的速度。隨著FPGA的集成度越來越高，由FPGA構(gòu)成的SOPC（片上可編程系統(tǒng)）完美的

9、將硬件和軟件整合到一塊芯片上，這不僅提高了系統(tǒng)的穩(wěn)定性，而且降低了系統(tǒng)的復(fù)雜度，便于系統(tǒng)后期升級。1.4本論文主要工作本文提出了一套基于FPGA的實時視頻采集與顯示的方案，為后期視頻處理打下基礎(chǔ)。首先利用FPGA內(nèi)部的memory資源定制一塊128*64的雙口RAM，該雙口RAM被用作顯存，視頻采集模塊將采集到的數(shù)字視頻信號依次存入RAM中，同時VGA模塊將RAM中的128*64個像素點值送給VGA顯示器，在顯示器上顯示出一塊128*64的實時視頻圖像。本設(shè)計采用的硬件描述語言為Verilog語言，使用Verilog語言設(shè)計數(shù)字攝像頭的驅(qū)動模塊和VGA協(xié)議信號傳輸模塊。這兩個模塊之間通過128

10、*64的雙口RAM傳輸視頻數(shù)據(jù)。第2章關(guān)鍵技術(shù)介紹2.1 FPGA簡介FPGA是現(xiàn)場可編程門陣列（Field Programmable Gate Array）的簡稱，與之相應(yīng)的CPLD是復(fù)雜可編程邏輯器件（Complex Programmable Logic Device）的簡稱，兩者的功能基本相同，只是實現(xiàn)原理略有不同，所以有時可以忽略這兩者的區(qū)別，統(tǒng)稱為可編程邏輯器件或CPLD/PGFA。CPLD/PGFA幾乎能完成所有數(shù)字器件的功能，無論高性能CPU，還是簡單的74電路。它如同一張白紙或者一堆積木，研究人員可以通過傳統(tǒng)的原理圖輸入或硬件描述語言來自由的設(shè)計一個數(shù)字系統(tǒng)。采用軟件仿真可以先

11、驗證設(shè)計的正確性和可行性，在PCB完成以后，可用CPLD/FPGA的在線修改功能，隨時修改設(shè)計可以不必改動硬件電路。使用CPLA/FPGA開發(fā)數(shù)字電路，不但可以大大縮短設(shè)計時間，減少PCB面積，還能提高系統(tǒng)的可靠性。這些優(yōu)點使得CPLA/FPGA技術(shù)在90年代后得到快速的發(fā)展，同時也極大的推動了EDA軟件和硬件描述語言HDL的進步。FPGA作為系統(tǒng)的核心元器件，外圍器件的電路還有功能已經(jīng)得到極大的簡化，很多外圍功能器件的接口都可以不用單獨的接口芯片來實現(xiàn)，均由FPGA來完成。整個系統(tǒng)中只需要FPGA，整體上看不但提高了電路的穩(wěn)定性，而且先進的開發(fā)工具促使整個系統(tǒng)的設(shè)計和調(diào)試周期極大的縮短。因此

12、FPGA內(nèi)部邏輯設(shè)計就成為圖像采集與顯示系統(tǒng)設(shè)計的核心和關(guān)鍵。本系統(tǒng)采用ALTERA公司推出的CYCLONEII系列芯片EP2C5T144是一款具有高性價比的FPGA芯片。先進的ASIC生產(chǎn)制造工藝已經(jīng)被廣泛用到FPGA的生產(chǎn)，越來越多高端的FPGA芯片中嵌入了處理器內(nèi)核，基于FPGA的開發(fā)已經(jīng)成為系統(tǒng)級設(shè)計的工程。伴隨著半導(dǎo)體制造工藝技術(shù)的提高，F(xiàn)PGA 的集成度也將不斷得提高，而其制造成本也將不斷被降低，它為替代ASIC 來完成電子系統(tǒng)的前景將日趨光明。2.2 硬件描述語言 verilog-HDL硬件描述語言（HDL，hardware description language）是一種硬件的

13、描述語言，用于門級、開關(guān)級和算法級的多種抽象的設(shè)計層次數(shù)字系統(tǒng)的建模。數(shù)字系統(tǒng)的復(fù)雜性之間的建?？赡艿膶ο笫呛唵蔚拈T和完整的電子數(shù)字系統(tǒng)之間。數(shù)字系統(tǒng)可以按層描述，并能夠在相同的描述明確顯示的進行建模。Verilog HDL 語言具有以下的述描述能力：設(shè)計的數(shù)據(jù)流特性、設(shè)計的行為特性、設(shè)計的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計驗證方面的時延和波形產(chǎn)生機制。所有這些都使用同一種建模語言。此外，Verilog HDL語言提供了編程語言接口，通過該接口可以在模擬、驗證期間從設(shè)計外部訪問設(shè)計，包括模擬的具體控制和運行。Verilog HDL語言不僅定義了語法，而且對每個語法結(jié)構(gòu)都定義了清晰的模擬、仿真語義。

14、因此，用這種語言編寫的模型可以使用Verilog仿真器進行驗證。語言從C語言中繼承了多種結(jié)構(gòu)和操作符。Verilog HDL具有擴展的建模能力，其中許多擴展最開始很難理解。但是，Verilog HDL語言中的核心子集很易于學(xué)習(xí)和使用，這對絕大多數(shù)建模應(yīng)用來說已經(jīng)足夠。所以，完整的硬件描述語言可以對從復(fù)雜的芯片到完整的系統(tǒng)進行描述。2.3 Quartus II Quartus II 是Altera公司開發(fā)的綜合性PLD/FPGA軟件，支持VHDL、原理圖、VerilogHDL以及AHDL（Altera Hardware Description Language）等多樣設(shè)計輸入的形式，內(nèi)部嵌入自有

15、的綜合器和仿真器，能夠完成由設(shè)計輸入到其硬件配置的完整的PLD設(shè)計流程。Quartus II可以在Windows、Linux以及Unix上使用，不但可以使用Tcl腳本完成設(shè)計流程，還提供了完整的用戶圖形交互界面設(shè)計方式。具有界面統(tǒng)一、運行速度快、功能集中等特點。Quartus II支持Altera的IP核，并且包含了LPM/MegaFunction宏功能模塊庫，便于用戶可以利用已經(jīng)成熟的模塊，不但簡化了設(shè)計上的復(fù)雜性，而且加快了設(shè)計的速度。并且對第三方EDA工具具有良好支持也便于用戶在設(shè)計過程的每個階段使用用戶常用的第三方EDA工具。此外，Quartus II 通過DSP Builder工具和

16、Matlab/Simulink相結(jié)合，能夠簡單方便地實現(xiàn)各種DSP的應(yīng)用系統(tǒng)；支持Altera的片上的可編程系統(tǒng)（SOPC）開發(fā)、嵌入式軟件的開發(fā)、集系統(tǒng)級設(shè)計、可編程邏輯的設(shè)計于一體，是一種具有綜合性的開發(fā)平臺。Maxplus II 作為Altera的舊一代PLD的設(shè)計軟件，因為其出色的簡單易用性從而得到了大量的應(yīng)用?，F(xiàn)在Altera已經(jīng)停止了對Maxplus II 的更新及支持，Quartus II 與之對比不但是支持器件類型種類的豐富和圖形交互界面上的改變。Altera在Quartus II 中包含了很多像SignalTap II、Chip Editor和RTL Viewer的設(shè)計上的輔

17、助工具，還集成了SOPC和HardCopy設(shè)計流程，并且繼承了Maxplus II 友好的圖形交互界面和簡單方便的使用方法。第3章系統(tǒng)需求分析3.1 系統(tǒng)設(shè)計目標提出一套基于FPGA的實時視頻采集與顯示的方案，為后期視頻處理打下基礎(chǔ)。利用FPGA內(nèi)部的memory資源定制一塊128*64的雙口RAM，該雙口RAM被用作顯存，視頻采集模塊將采集到的數(shù)字視頻信號依次存入RAM中，同時VGA模塊將RAM中的128*64個像素點值送給VGA顯示器，在顯示器上顯示出一塊128*64的實時視頻圖像。3.2 系統(tǒng)功能需求根據(jù)需求調(diào)研結(jié)果確定本系統(tǒng)主要包括以下功能模塊：FPGA處理核心模塊；數(shù)字攝像頭OV76

18、20圖像采集模塊；VGA接口的顯示模塊；硬件結(jié)構(gòu)框圖如圖3.1所示：圖3.1 系統(tǒng)硬件結(jié)構(gòu)框圖FPGA處理核心模塊，因為FPGA的引腳比較多和密，沒法用普通的洞洞板搭建FPGA的最小系統(tǒng)，所以本設(shè)計采用的是一塊印刷電路板制作的FPGA最小系統(tǒng)板，這樣不僅提高了整個系統(tǒng)的穩(wěn)定性和可靠性，而且還縮小了整個系統(tǒng)的體積。FPGA最小系統(tǒng)電路由電源電路、晶振電路、復(fù)位電路、EEPROM配置芯片電路以及程序下載電路等組成。數(shù)字攝像頭OV7620圖像采集模塊，OV7620是Omnivision公司的出品的COMS圖像傳感器，1/3英寸的數(shù)字式CMOS圖像傳感器OV7620，有效像素單元總共為664*492像

19、素；具有10位雙通道A/D轉(zhuǎn)換器，可以輸出8位的圖像數(shù)據(jù)；并且具有自動增益與自動白平衡控制的功能，能夠進對比度、行亮度、Y校正、飽和度等多種調(diào)節(jié)的功能；它的視頻時序產(chǎn)生電路可場同步、混合視頻同步、行同步等許多種像素時鐘時序信號和同步信號等；5V的電源進行供電，系統(tǒng)工作時功耗小于120mW，系統(tǒng)待機時功耗小于10uW?？梢杂糜陔娔X攝像頭、數(shù)碼相機、第三代網(wǎng)絡(luò)攝像機、可視電話、智能型安全系統(tǒng)、汽車倒車雷達、玩具、手機、以及醫(yī)療、工業(yè)等多種用途。OV7620是COMS彩色/黑白圖像傳感器。它支持連續(xù)和隔行兩種掃描方式，VGA與QVGA兩種格式；最高像素為664*492，幀速率為30fps；數(shù)據(jù)格式包

20、括YUV、YCrCb、RGB三種，能夠滿足一般圖像采集系統(tǒng)的要求。VGA接口的顯示模塊；VGA（Video Graphics Array視頻圖形陣列）是IBM在1987年隨PS/2機一起推出的一種視頻傳輸標準，具有分辨率高、顯示速率快、顏色豐富等優(yōu)點，在彩色顯示器領(lǐng)域得到了廣泛的應(yīng)用。顯卡所處理的信息最終都要輸出到顯示器上，圖形輸出接口是計算機和顯示器，這是負責(zé)對應(yīng)于圖像信號的顯示輸出之間的橋梁。在設(shè)計和制造上的原因CRT顯示器只能接收模擬信號輸入，這需要顯卡可以輸出模擬信號。雖然液晶顯示器可以接收，但很多低端產(chǎn)品為與VGA接口的顯卡匹配，從而采用VGA接口。VGA圖形卡接口是最廣泛使用的接口

21、類型，多數(shù)顯卡具有這樣的接口。沒有VGA接口和DVI（數(shù)字視頻接口數(shù)字視頻接口）接口的顯卡也可以用一個簡單的適配器來轉(zhuǎn)換DVI接口和VGA接口。 3.3 系統(tǒng)開發(fā)環(huán)境硬件配置：320GB硬盤；2GB內(nèi)存；2.1GH AMD CPU操作系統(tǒng)：Windows7 旗艦版編程語言：Verilog HDL（硬件描述語言）軟件環(huán)境：Quartus II3.4 系統(tǒng)可行性分析本文利用FPGA設(shè)計了一個實時視頻采集與顯示系統(tǒng)。將數(shù)字圖像采集功能集成在一塊電路板上。此電路板的設(shè)計目的是對數(shù)字圖像做采集、顯示以及存儲，應(yīng)用在需要實時性很高但是不需要很高圖像質(zhì)量的環(huán)境下。設(shè)計中在電路板上提供了VGA接口，使用的時候

22、僅需要將具有VGA接口的視頻監(jiān)視器或者顯示器直接接到電路板上即可，而起電路板的功耗非常小，其系統(tǒng)有很廣泛的應(yīng)用環(huán)境，對于圖像系統(tǒng)的普及應(yīng)用也有極大的幫助。本設(shè)計采用的FPGA是altera公司的EP2C5T144，利用其內(nèi)部的memory資源定制了一塊12864，位寬為8bits的雙口RAM當(dāng)做顯存，F(xiàn)PGA實時采集數(shù)字攝像頭的視頻數(shù)據(jù)并依次存入RAM中，同時FPGA產(chǎn)生VGA時序，將RAM中的視頻數(shù)據(jù)送到VGA顯示器實時顯示出來。第4章 系統(tǒng)設(shè)計整個系統(tǒng)硬件分為三個部分，核心處理單元是FPGA，采用的是Altera公司的EP2C5T144C8N；數(shù)字攝像頭采用的是OV7620；顯示器使用的是

23、一般的VGA接口的顯示器。硬件結(jié)構(gòu)框圖如圖4.1所示。圖4.1 系統(tǒng)硬件結(jié)構(gòu)框圖4.1 FPGA最小系統(tǒng)設(shè)計因為FPGA的引腳比較多和密，沒法用普通的洞洞板搭建FPGA的最小系統(tǒng)，所以本設(shè)計采用的是一塊印刷電路板制作的FPGA最小系統(tǒng)板，這樣不僅提高了整個系統(tǒng)的穩(wěn)定性和可靠性，而且還縮小了整個系統(tǒng)的體積。FPGA最小系統(tǒng)的主要參數(shù)如下：EP2C5T144C8N屬于Altera公司cycloneII系列的FPGA，Cyclone II器件采用90nm工藝制造，它延續(xù) Cyclone的低成本定位，在PLL、乘法器、邏輯容量和I/O數(shù)量上都較Cyclone有了非常多的提高，應(yīng)用Cyclone II進

24、行圖像處理和開發(fā)有如下優(yōu)點：成本低性能高，適和圖像處理要求較高的需求。Cyclone II器件架構(gòu)是特意為低成本而設(shè)計優(yōu)化的，還提供了很多的邏輯單元(LE)，其密度已經(jīng)超過第一代Cyclone FPGA的三倍；內(nèi)部的邏輯資源能用來實現(xiàn)更復(fù)雜的應(yīng)用。和其他低成本90nm FPGA相比較，Cyclone II快60，是市場低成本90nm FPGA中性能最好的。具有豐富的嵌入存儲器資源，能適應(yīng)大量圖像數(shù)據(jù)存取的需求。Cyclone lI FPGA基于M4K存儲器模塊，提供了大量的嵌入式存儲器，并且支持多種操作模式的配置，具有RAM、ROM、FIFO緩沖器和單端口和雙端口模式。具有豐富的硬件乘法器，能

25、適應(yīng)圖像處理的算法需要。Cyclone II FPGA具有大量的比特乘法器，可以用于完成通用DSP功能?？紤]成本及系統(tǒng)實現(xiàn)功能，本系統(tǒng)的FPGA暫時選用EP2C8Q208C8。因為其性價比較高，滿足本文設(shè)計的要求。EP2C5T144C8N的主要特點如下：（1）邏輯單元數(shù)：4608；（2）M4K RAM塊：26；（3）總共RAM位：119808；（4）18*18乘法器：13；（5）鎖相環(huán)：2；（6）用戶IO口：142；FPGA最小系統(tǒng)電路由電源電路、晶振電路、復(fù)位電路、EEPROM配置芯片電路以及程序下載電路等組成。（1）電源電路電源電路采用的是AMS1117系列穩(wěn)壓器，AMS1117系列穩(wěn)壓器

26、分別有多種固定電壓版與可調(diào)版，設(shè)計用于提供輸出1A電流而且其工作壓差可以低至1V。在輸出最大電流時，AMS1117器件的電壓差可以保證最大不超過1.3V，并且隨著負載電流的減小而逐漸減小。AMS1117的片上微調(diào)可以把基準電壓調(diào)到1.5%的誤差內(nèi)，并且電流的限制也得到了客觀的調(diào)整，從而盡量降低因穩(wěn)壓器與電源電路超載造成的壓力。AMS1117器件引腳上能兼容其他三端SCSI穩(wěn)壓器，提供適用貼片安裝的SOT-223，8引腳SOIC，和TO-252（DPAK）塑料封裝。電源電路分兩部分，一部分是利用AMS1117-3.3穩(wěn)壓輸出3.3V給FPGA供電，另一部分是利用AMS1117-1.2穩(wěn)壓輸出1.

27、2V給FPGA內(nèi)核供電。電源電路如圖4.2和4.3所示。為了是板子工作更加穩(wěn)定，采用了7個0.1uF的無極性電容并聯(lián)，以濾除電源中的高頻成分，如圖4.4所示。圖4.2 ASM1117-3.3V電源模塊圖4.3 ASM1117-1.2V電源模塊圖4.4 電源濾波電路（2）晶振電路本設(shè)計采用的是50MHz有源晶振，晶振電路如圖4.5所示，晶振輸出端接FPGA的第17引腳，即FGPA的CLK引腳為17。圖4.5 晶振電路（3）復(fù)位電路FPGA的復(fù)位有兩種，一種復(fù)位是將配置芯片里存儲的程序和配置信息重新加載到FPGA，也就是圖4.6中與PIN73相連的部分，該種復(fù)位，本設(shè)計采用的是一個10uF的電容在

28、系統(tǒng)上電過程中的充放電作用，使系統(tǒng)上電自動將配置芯片里的程序加載到FGPA，即上電自動復(fù)位。另一種復(fù)位即軟件復(fù)位，是程序里面的復(fù)位，該復(fù)位通過一個輕觸按鍵由用戶控制，與FPGA的第144引腳相連。圖4.6 復(fù)位電路（4）EPCS4SI8配置芯片電路本設(shè)計采用的FPGA配置芯片是EPCS4，共4Mbit，對于一般的設(shè)計已經(jīng)夠用了。圖4.7 配置芯片電路（5）FPGA程序下載口有兩種一種是JTAG口，它主要是用于調(diào)試程序用的，通過JTAG口下載.sof文件速度比ASP口下載.pof文件速度快，主要就是因為通過JTAG口下載時并不是將程序燒到配置芯片里，而是一種在線調(diào)試的方法，通過JTAG口下載的程

29、序掉電并不能保存。另外一種是ASP口，ASP是將.pof文件直接燒到配置芯片里，當(dāng)整個程序都成功的調(diào)試完成后，最后要將程序固化到配置芯片里就是用ASP口。圖4.8 下載接口電路4. 2 視頻采集模塊設(shè)計4.2.1 CMOS原理CMOS（Complementary Metal-Oxide-Semiconductor）圖像傳感器是在60年代后期出現(xiàn)的，但因為其性能的不完善從而嚴重影響了圖像的質(zhì)量，并制約了它的應(yīng)用與發(fā)展。到了70年代與80年代，CCD在可見光成像方面具有了主要的地位。到了90年代，由于對小型化、低成本和低功耗成像系統(tǒng)消費需求量的增加與芯片制造技術(shù)和信號處理技術(shù)的快速發(fā)展，為新一代優(yōu)

30、質(zhì)圖像、高彩色還原度和低噪聲的CMOS圖像傳感器的開發(fā)開創(chuàng)了道路，CMOS圖像傳感器逐漸成為固體圖像傳感器的研發(fā)熱點，CMOS圖像傳感器的性能也因此具有很大提高。CMOS傳感器的飛速發(fā)展并且商業(yè)化日益于成熟的CMOS工藝，現(xiàn)在國外許多科研機構(gòu)和公司已開發(fā)出不同的光學(xué)格式和多種類型的CMOS傳感器，并且把它應(yīng)用于國防、工業(yè)、醫(yī)學(xué)、X射線檢測、天文學(xué)、空間探測等不同的領(lǐng)域。4.2.2 CMOS數(shù)字圖像傳感器基本原理圖4.9 CMOS圖像傳感器基本組成原理CMOS數(shù)字攝像頭是由CMOS數(shù)字圖像傳感器芯片、光學(xué)鏡頭芯片和外圍電路組成的。在正常的情況下，圖像傳感器芯片性能決定攝像機性能。典型的CMOS圖

31、像傳感器芯片是由輔助電路和像素感光陣列構(gòu)成，它的結(jié)構(gòu)如圖4.9所示。芯片實現(xiàn)各種功能的關(guān)鍵電路是它的輔助電路主要完成驅(qū)動信號的產(chǎn)生和光電信號的處理與信號輸出等任務(wù)。傳感器芯片的核心部分是像素感光陣列主要完成光電轉(zhuǎn)換功能和實現(xiàn)圖像的采集。像素得感光陣列是從MOS場效應(yīng)管陣列和二極管構(gòu)成的集成電路。而在現(xiàn)實應(yīng)用中，CMOS傳感器先在行選擇的譯碼器的控制下逐次接通被選中行的模擬像素開關(guān)，圖像的信號由行開關(guān)被傳送到它的列線上，然后通過其列選擇的譯碼器的控制再傳送到放大器上。處理過的模擬信號最終由A/D轉(zhuǎn)換器采取模擬數(shù)字轉(zhuǎn)換，再由預(yù)處理電路處理后通過接口電路輸出。4.2.3 CMOS圖像傳感器的特性（1

32、）光照特性CMOS傳感器的主要應(yīng)用也是圖像的采集，也要求能夠適應(yīng)更寬的光照范圍。因此也必須采用非線性的處理方法和自動調(diào)整曝光時間與自動增益等處理方法。結(jié)果與CCD相機一樣損失了光電轉(zhuǎn)換的線性，正因為此項，它也受限于灰度的測量。（2）輸出特性CMOS圖像傳感器的突出優(yōu)點在于輸出特性，它可以部分輸出任意區(qū)域范圍內(nèi)的圖像。（并非所有CMOS傳感器都具有這個功能，如果生產(chǎn)廠家沒有給您提供）這個特性在跟蹤、尋的、搜索及室外拍照等的應(yīng)用前景非常之好。也是CCD傳感器所無法辦到的。（3）光譜響應(yīng)光譜響應(yīng)受半導(dǎo)體材料限制，同種硅材料的光譜響應(yīng)基本一致，與CCD的光譜響應(yīng)基本一致。（4）光敏單元的不均勻性光敏單

33、元的不均勻性是CMOS圖像傳感器的弱項，因為它的光敏單元不像CCD那樣嚴格的在同一硅片上用同樣的制造工藝嚴格制造，因此遠不如CCD的光敏單元的一致性好，但是它內(nèi)部集成單元多，處理能力強能夠彌補這個缺陷。4.2.4 OV7620簡介OV7620是Omnivision公司的出品的COMS圖像傳感器，1/3英寸的數(shù)字式CMOS圖像傳感器OV7620，有效像素單元總共為664*492像素；具有10位雙通道A/D轉(zhuǎn)換器，可以輸出8位的圖像數(shù)據(jù)；并且具有自動增益與自動白平衡控制的功能，能夠進對比度、行亮度、Y校正、飽和度等多種調(diào)節(jié)的功能；它的視頻時序產(chǎn)生電路可場同步、混合視頻同步、行同步等許多種像素時鐘時

34、序信號和同步信號等；5V的電源進行供電，系統(tǒng)工作時功耗小于120mW，系統(tǒng)待機時功耗小于10uW?？梢杂糜陔娔X攝像頭、數(shù)碼相機、第三代網(wǎng)絡(luò)攝像機、可視電話、智能型安全系統(tǒng)、汽車倒車雷達、玩具、手機、以及醫(yī)療、工業(yè)等多種用途。OV7620是COMS彩色/黑白圖像傳感器。它支持連續(xù)和隔行兩種掃描方式，VGA與QVGA兩種格式；最高像素為664*492，幀速率為30fps；數(shù)據(jù)格式包括YUV、YCrCb、RGB三種，能夠滿足一般圖像采集系統(tǒng)的要求。SCCB是OmniVision公司制作的串行攝像頭控制總線（Serial camera control bus），它可用于對攝像頭的寄存器進行讀寫，從而達

35、到對攝像頭輸出的圖像的控制。兩線制I2C總線與SCCB相似它是一個雙向的兩線同步串行總線。由微處理器SCCB數(shù)據(jù)傳送控制時，微處理器可以發(fā)送一個停止信號，啟動數(shù)據(jù)傳送結(jié)束信號，時鐘信號和傳輸。 SCCB接口有兩個引腳，SIO_C是SCCB時鐘輸入信號，這是400KZ的最高頻率，SIO_D是SCCB的數(shù)據(jù)輸入和輸出端口，協(xié)議的參數(shù)讀取的值寫入寄存器和寄存器。 SCCB時序圖，如下圖4.10所示：圖4.10 SCCB控制協(xié)議OV7670攝像頭的VGA圖像最可以高達到30幀/秒。使用者完全可以控制數(shù)據(jù)格式、傳輸方式和圖像質(zhì)量。其全部圖像處理功能過程包括白平衡、色度、飽和度、伽瑪曲線等都能夠通過SCC

36、B接口進行編程。OmmiVision 圖像傳感器具有獨有的傳感器技術(shù)，可以通過消除或減少光學(xué)或電子缺陷如固定圖案的托尾、浮散、噪聲等，從而提高圖像質(zhì)量，來得到清晰和穩(wěn)定的彩色圖像。其主要性能參數(shù)，如表4.1所示：表4.1 OV7620性能參數(shù)其內(nèi)部功能模塊如圖4.12所示：其中包括：（1）感光陣列共有656x488個像素，其中在YUV的模式中，有效像素為640480個，如圖4.11所示，顯示了一個斷面的圖像傳感器陣列圖4.11 一個斷面圖像傳感器陣列圖4.12 OV7620內(nèi)部組成（2）模擬信號處理，該模塊執(zhí)行所有模擬功能，包括：自動增益；自動白平衡；A/D轉(zhuǎn)換。原始的信號經(jīng)過模擬處理器模塊之

37、后，分g和BR兩路進入一個10位的A/D 轉(zhuǎn)換器，A/D 轉(zhuǎn)換器工作在12M頻率，與像素頻率完全同步，（轉(zhuǎn)換的頻率和幀率有關(guān)）。（3）黑電平校正（BLC）（4）U/V通道延遲（5）A/D范圍控制A/D范圍乘積和A/D的范圍控制共同設(shè)置A/D的范圍和最大值，允許用戶根據(jù)應(yīng)用調(diào)整圖片的亮度。（6）測試圖案發(fā)生器（7）數(shù)字信號處理器該模塊控制從原始信號插值到RGB 信號的過程，并控制這些圖像質(zhì)量：邊緣的銳化（二維高通濾波器）；顏色空間的轉(zhuǎn)換（ 原始信號到RGB 或者YUV/YCbYCr)；RGB色彩矩陣從而消除串?dāng)_；飽和度與色相的控制；黑/白點補償；降噪；鏡頭的補償；可編程伽瑪；十位與八位的數(shù)據(jù)的轉(zhuǎn)

38、換。（8）圖像縮放這個模塊按照預(yù)先設(shè)置的要求輸出數(shù)據(jù)格式，能將YUV/RGB信號從VGA縮小到CIF以下的任何尺寸。（9）時序發(fā)生器通常時序發(fā)生器有以下功能：陣列控制和幀率發(fā)生；內(nèi)部信號發(fā)生器和分布；幀率的時序；自動曝光控制； 輸出外部時序(VSYNC，HREF/HSYNC和PCLK)。4.2.5 OV7620同步信號OV7620攝像頭的同步信號有垂直同步信號VSYN（場信號）、水平同步信號HREF（行信號）和像素同步信號PCLK。垂直同步信號VSYN為兩個正脈沖之間掃描一幀的定時，即完整的一幀圖像在兩個正脈沖之間；水平同步信號HREF掃描的圖像，對于每個像素行的幀定時，也就是高像素的掃描線的

39、有效時間;像素同步的信號PCLK提供同步讀取有效像素值信號，并輸出一個高電平時，該圖像數(shù)據(jù)是有效的，如果當(dāng)前的圖片窗口的大小是320240，在兩個正脈沖之間VSYN HREF 240具有正脈沖，即240行;每個正脈沖與一個正脈沖PCLK 320，每行320個像素中的HREF。這是VSYN，HREF，PCLK三個同步信號的關(guān)系。OV7620同步信號時序如圖4.13所示。圖4.13 OV7620同步信號時序圖4.2.6 OV7620的硬件電路設(shè)計OV7620數(shù)字攝像頭模塊的引腳如表4.2所示，主控制器可以通過IIC總線設(shè)置OV7620數(shù)字攝像頭模塊的內(nèi)部寄存器，以得到用戶想要的視頻輸出模式。因為O

40、V7620數(shù)字攝像頭模塊上電默認輸出640*480像素的灰度視頻信號，本設(shè)計主要是研究利用FPGA實時采集視頻并在VGA接口的顯示器上實時顯示，所以本設(shè)計沒有配置OV7620數(shù)字攝像頭模塊的內(nèi)部寄存器，而是直接采集其上電后默認輸出的灰度視頻圖像。OV7620與FPGA的硬件連接電路如圖4.14所示。圖4.14 OV7620硬件連接電路OV7620的PCLK、HREF和VSYNC引腳分別連接到FPGA的第104、第103和第114引腳，同理OV7620的Y0Y1引腳也一次連接到FPGA的相應(yīng)引腳上。表4.2 OV7620引腳引腳名功能Y0Y7數(shù)字視頻信號VSYN場信號HREF行信號PCLK像素同

41、步信號RST芯片復(fù)位VT0模擬信號輸出FOOD 奇偶場信號SCLSCCB時鐘線SDASCCB數(shù)據(jù)線VCC電源（+5V）GND地4.2.7 OV7620的Verilog驅(qū)動程序設(shè)計為了使OV7620采集回來的大量的視頻數(shù)據(jù)和VGA輸出的視頻數(shù)據(jù)流對應(yīng)上，由于EP2C52T144內(nèi)部的memory資源有限，本設(shè)計利用其內(nèi)部的memory資源構(gòu)造了一塊12864的雙口RAM當(dāng)做顯存；FPGA將采集到的12864的視頻信號按照地址對應(yīng)依次存入FPGA內(nèi)部的12864雙口RAM中。VGA模塊再將雙口RAM內(nèi)的12864個像素值送給顯示器上大小為12864的一塊屏幕顯示出來。這樣就完美的解決了OV7620

42、和VGA時序?qū)?yīng)的問題，但是這也成了本設(shè)計的一個最大的不足顯示的視頻畫面比較小。OV7620的Verilog驅(qū)動程序流圖如圖4.15所示。p_cnt為對OV7620的像素脈沖px_clk的計數(shù)器，p_cnt在場信號為0并且行信號為1的條件下（此時OV7620輸出有效視頻信號）對像素脈沖px_clk計數(shù)，當(dāng)p_cnt計滿640時，p_cnt清零重新開始計數(shù)。h_cnt為對OV7620的行脈沖href的計數(shù)器，h_cnt在場信號為0的條件下對行脈沖進行計數(shù)，當(dāng)h_cnt計滿480時，h_cnt清零重新計數(shù)。（p_cnt，h_cnt）就代表了攝像頭當(dāng)前輸出的一幅圖像的像素坐標。圖4.15 OV762

43、0控制模塊程序流圖4.3 VGA模塊設(shè)計4.3.1 VGA介紹VGA（Video Graphics Array視頻圖形陣列）是IBM在1987年隨PS/2機一起推出的一種視頻傳輸標準，具有分辨率高、顯示速率快、顏色豐富等優(yōu)點，在彩色顯示器領(lǐng)域得到了廣泛的應(yīng)用。顯卡所處理的信息最終都要輸出到顯示器上，圖形輸出接口是計算機和顯示器，這是負責(zé)對應(yīng)于圖像信號的顯示輸出之間的橋梁。在設(shè)計和制造上的原因CRT顯示器只能接收模擬信號輸入，這需要顯卡可以輸出模擬信號。雖然液晶顯示器可以接收，但很多低端產(chǎn)品為與VGA接口的顯卡匹配，從而采用VGA接口。VGA圖形卡接口是最廣泛使用的接口類型，多數(shù)顯卡具有這樣的接

44、口。沒有VGA接口和DVI（數(shù)字視頻接口數(shù)字視頻接口）接口的顯卡也可以用一個簡單的適配器來轉(zhuǎn)換DVI接口和VGA接口， VGA接口的顯卡通常在沒有這樣的轉(zhuǎn)接器將被捆綁。目前，許多計算機和設(shè)備間通過計算機的內(nèi)部的模擬VGA接口連接數(shù)字化生成的圖形用于變化的數(shù)字/模擬轉(zhuǎn)換器之間的外部圖像顯示信息轉(zhuǎn)換成R、 G、B三原色信號和場、行同步信號，該信號由電纜傳輸?shù)斤@示裝置。而對模擬顯示裝置，像模擬CRT顯示器，信號直接被發(fā)送到對應(yīng)的處理電路，驅(qū)動控制顯像管從而產(chǎn)生圖像。作為LCD ，DLP等數(shù)字顯示的設(shè)備，顯示設(shè)備需要配置在A / D （模擬/數(shù)字）轉(zhuǎn)換器，把模擬信號轉(zhuǎn)換成數(shù)字信號。再經(jīng)過兩次轉(zhuǎn)換D /

45、 A和A / D轉(zhuǎn)換，這不可避免地導(dǎo)致了一些圖像細節(jié)的損失。在CRT顯示器上使用VGA接口是可以理解的，但對于像LCD圖像顯示設(shè)備連接的丟失，轉(zhuǎn)換過程圖像的損失將會讓顯示效果小幅下下降。VGA接口就是顯卡上輸出模擬信號的接口，也叫D-Sub接口。VGA接口是一種D型接口，上面共15針，分成三排，每排五個，但只有13個Pin有效，分別為+5VS_VGA（Power），GND（3個接地），RED，GREEN，BLUE（R，G，B三基色信號），DDC_CLK，DDC_DATA（I2C接口，讀取顯示器信息），HSYNC（行同步），VSYNC（場同步），VGA接口如圖4.16所示。圖4.16 VGA接頭

46、設(shè)計VGA模塊的設(shè)計嚴格遵循行業(yè)的標準。時序VGA由視頻電氣標準信號委員會（ VESA ）所規(guī)定的。 VGA系統(tǒng)及作為一個例子來說明在FPGA中一個640480的模式下提供的定時信息是如何驅(qū)動VGA顯示器?；贑RT的VGA顯示器，使用調(diào)幅模式下，移動電子束（或陰極射線），以在屏幕上顯示的信息。液晶顯示用液晶矩陣開關(guān)，通過改變液晶的光的介電常數(shù)壓在每一個象素點上。雖然下面的描述僅限于CRT，但是LCD已發(fā)展到和CRT使用相同的時序信號。所以，下面的討論適用于CRT與LCD 。在CRT顯示器中，電流波形因為蹄形磁鐵產(chǎn)生的磁場，從而使電子束偏移，在顯示屏上橫向顯示的光柵，水平由左到右，垂直從上到下

47、。當(dāng)電子束被移動在正方向上，才顯示信息，即由左到右，從上到下。如果從屏幕的左邊或上邊的電子束返回顯示器不顯示任何信息顯示協(xié)議通過電子束的大小和顯示頻率，它是可調(diào)節(jié)的限定。 VGA顯示現(xiàn)在支持多種顯示協(xié)議， VGA控制器產(chǎn)生時序信號通過協(xié)議來控制光柵?？刂破鳟a(chǎn)生一個同步脈沖來設(shè)置TTL電平的高頻電流通過偏轉(zhuǎn)磁鐵，或者以確保視頻數(shù)據(jù)被提供給像素的電子槍在合適的時間。通常從顯示存儲器中的視頻數(shù)據(jù)被重復(fù)一個或者多個字節(jié)它們被分配到各個像素單元?？刂破髦付ㄒ曨l數(shù)據(jù)緩沖器通過顯示的電子束來制備。然后，控制器接收的數(shù)據(jù)通過視頻顯示在適當(dāng)?shù)臅r間，從而使電子束移動到指定象素。圖4.17 場、行掃描示意圖根據(jù)圖4

48、.17所示，VGA時序控制器產(chǎn)生的水平同步信號（HS）與垂直同步定時信號（VS），時鐘調(diào)整的視頻數(shù)據(jù)在傳輸?shù)拿總€像素上調(diào)節(jié)。像素時鐘定義的有效時間顯示的像素信息。顯示的更新頻率或刷新屏幕信息的頻率由VS信號定義。最小的刷新速率是由電子束的強度和顯示亮度確定的，實際的頻率通常為60120Hz的之間。水平線的給定數(shù)量的定義水平刷新率回掃頻率。同步脈沖其時序?qū)挾龋═PW）和前后門拱的間隔TFP和TBP)基于觀察多種VGA的顯示屏的結(jié)果。前后門拱的間隔是前后同步脈沖時間。在這些時段信息不能顯示。一般我們使用的顯示器都滿足工業(yè)標準，所以我們設(shè)計VGA控制器時要遵守顯示器技術(shù)的規(guī)格。VGA的時序如圖4.1

49、8和4.19所示。VGA的工業(yè)標準如下：時鐘頻率（Clock frequency）：25.175MHz（像素輸出頻率）；行頻（Line frequency）：31469Hz；場頻（Field frequency）：59.94Hz（每秒圖像刷新頻率）。圖4.18 VGA行掃描信號圖4.19 VGA場掃描信號由圖4.18和4.19的VGA行掃描時序和場掃描時序總結(jié)得設(shè)計VGA模塊時要遵循的行掃描要求和場掃描要求如表4.3和4.4所示。表4.3 行掃描時序要求行同步頭行圖像行周期對應(yīng)位置TfTaTbTcTdTeTg時間（Pixels）8964086408800表4.4 場掃描時序要求場同步頭場圖像場

50、周期對應(yīng)位置TfTaTbTcTdTeTg時間（Lines）2225848085254.3.2 VGA硬件電路設(shè)計一般彩色的顯示器，通常是由CRT（陰極射線管）構(gòu)成，彩色是由G、R、B（綠：Green，紅：Red，藍：Blue）三基色構(gòu)成。顯示采用逐行掃描的方法完成，陰極射線槍發(fā)射出的電子束打在被涂上熒光粉的熒光屏幕上，產(chǎn)生GRB 三基色，來合成一個彩色的像素。 RGB色彩模式（即 “紅綠藍”）是工業(yè)界里的一種顏色標準，是通過對紅(R)、綠(G)、藍(B)三個顏色通道的變化還有它們互相間的疊加來得到各種各樣的顏色，RGB就是代表紅、綠、藍三個通道對應(yīng)的顏色，這個標準差不多包括了人類的視力所能看到

51、的所有的顏色種類，是現(xiàn)在運用最廣泛的顏色系統(tǒng)。 RGB色彩模式采用RGB模型為圖像中各個像素的RGB分量分配一個0255的范圍內(nèi)的強度值。RGB圖像僅僅使用三種顏色，就能夠使它們按照不同的比例進行混合，在 RGB 模式下可以在屏幕上重現(xiàn)16777216種顏色，每種 RGB 成分都可使用從 0（黑色）到 255（白色）的值。當(dāng)所有三種成分值相同時，則產(chǎn)生灰色陰影。 因為本設(shè)計通過攝像頭采集回來的是灰度圖像，所以為使VGA顯示器顯示采集回來的灰度圖像，就得讓VGA的R，G，B三引腳連在一起，使輸入的每種RGB成分值相等。FPGA輸出的是數(shù)字信號，本設(shè)計采用電阻分級限流的方法將FGPA輸出的數(shù)字灰度

52、圖像數(shù)據(jù)轉(zhuǎn)換為相應(yīng)等級的電流，實物調(diào)試結(jié)果表明，此種設(shè)計法與采用專門的視頻轉(zhuǎn)換DA芯片相比，不僅節(jié)約了成本，而且簡化了電路。VGA接口電路如圖4.20所示。圖4.20 VGA接口電路4.3.3 VGA的Verilog控制模塊設(shè)計按照表4.3和表4.4以及圖4.18和4.19設(shè)計VGA的Verilog控制模塊。在設(shè)計VGA模塊時最關(guān)鍵的是要嚴格按照VGA的時序進行設(shè)計，并且不容忽視的是行消隱和場消隱脈沖，在起初調(diào)試程序的時候就是因為忽視了行消隱脈沖和場消隱脈沖的存在導(dǎo)致程序一直沒法調(diào)通。VGA模塊的程序流圖如圖4.21所示。圖4.21 VGA模塊程序流圖首先對50MHz的系統(tǒng)時鐘進行二分頻，產(chǎn)生

53、25MHz的VGA像素脈沖pixel_clk；pix_cnt對VGA像素脈沖pixel_clk計數(shù)，當(dāng)pix_cnt計滿hpixel_end（hpixel_end=799）時產(chǎn)生VGA行信號VGA_HS；hs_cnt對VGA的行脈沖hcount_ov進行計數(shù)，當(dāng)hs_cnt = vline_end（vline_end= 524）時產(chǎn)生VGA場信號VGA_VS；dat_act為VGA數(shù)據(jù)有效信號，當(dāng)(pix_cnt=hdat_begin) & (pix_cnt=vdat_begin)& (hs_cnt vdat_end)時產(chǎn)生VGA數(shù)據(jù)有效信號dat_act。第5章系統(tǒng)實現(xiàn)5.1環(huán)境配置 硬件配

54、置：320GB硬盤；2GB內(nèi)存；2.1GHz 英特爾CPU 操作系統(tǒng)：Windows7 旗艦版編程語言：Verilog HDL（硬件描述語言）軟件環(huán)境：Quartus II5.2功能模塊實現(xiàn)（1）OV7620模塊實現(xiàn)由于本系統(tǒng)設(shè)計的RAM顯存只有12864，所以本系統(tǒng)在采集OV7620的一幅圖像時將236到364列、208到172行的像素值存到顯存中。OV7620模塊的代碼仿真波形如圖5.1，圖5.2,圖5.3所示，是依次放大的仿真圖。圖5.1圖5.2圖5.3在圖5.1中，第1個信號rst_n為低電平復(fù)位信號，第2信號vsyhc為OV7620的場信號，第3個信號href為OV7620的行信號，

55、第4個信號px_clk為OV7620的像素脈沖信號，第5個信號in_data為OV7620輸出的視頻信號，第6個信號wram_en為顯存RAM的寫使能信號，第7個信號wram_address為顯存RAM的寫地址信號，第8個信號video_out為寫入顯存RAM的數(shù)據(jù)。從圖5.2中可以看出顯存RAM的地址是在一場視頻輸出的中間部位改變，即表明和程序中將OV7620一幅圖像中的中間12864個像素值寫入顯存相對應(yīng)。從圖5.2圖中可以看出只有在場和行信號都有效時OV7620才輸出有效的視頻信號。從圖5.3圖中可以看出在像素脈沖的上升沿將像素值寫入RAM顯存中。/* OV7620攝像頭代碼*/modu

56、le OV7620( input rst_n,/低電平復(fù)位信號 /OV7670 IO/ input vsyhc, /場信號 input href, /行信號 input px_clk, /像素信號 input7:0 in_data, /圖像值 /RAM/ output reg wram_en, /RAM寫使能 output reg12:0 wram_address,/RAM寫地址 output reg7:0 video_out /RAM寫入數(shù)據(jù) );reg15:0 p_cnt;/像素脈沖計數(shù)寄存器reg15:0 h_cnt;/行脈沖計數(shù)器 /*在場信號和行信號有效的條件下對像素脈沖計數(shù)*/al

57、ways(posedge px_clk or negedge rst_n)beginif(!rst_n)beginp_cnt=d0;endelse if(vsyhc=1b0&href=1b1)beginif(p_cnt=639)p_cnt=d0;elsep_cnt=p_cnt+1b1;endend/*在場信號有效的條件下對行脈沖計數(shù)*/always(posedge href or negedge rst_n)beginif(!rst_n)beginh_cnt=d0;endelse if(vsyhc=1b0)beginif(h_cnt=479)h_cnt=d0;elseh_cnt=h_cnt+1

58、b1;endend/*將采集到的128*64視頻像素值存到對應(yīng)的RAM里*/always(posedge px_clk or negedge rst_n)beginif(!rst_n)beginvideo_out =d0;wram_address=d0;wram_en=236 & p_cnt=208 & h_cnt272)beginwram_address=wram_address+1b1;video_out=in_data;endendendmodule（2）VGA模塊的實現(xiàn)VGA模塊的仿真波形如圖5.4，圖5.5所示是放大的仿真圖。圖5.4圖5.5在圖5.4中，第1個信號clk是50MHz

59、的系統(tǒng)時鐘，第2個信號rst_n是低電平復(fù)位信號，第3個信號VGA_VS是VGA的場信號，第4個信號VGA_HS是VGA的行信號，第5個信號vga_data是VGA輸出的視頻信號。/*VGA模塊*/module VGA(input clk, /輸入時鐘50MHzinput rst_n, /低電平復(fù)位信號 /VGA IO/ output VGA_HS, /行信號 output VGA_VS, /場信號 output7:0 vga_data, /VGA輸出RGB值 input7:0 indata, /提供給VGA模塊的視頻值 output reg pixel_clk, /VGA像素脈沖 outpu

60、t reg15:0 pix_cnt, /對VGA像素脈沖計數(shù)寄存器 output reg15:0 hs_cnt /對VGA行脈沖計數(shù)寄存器 );parameter hpixel_end=799; /一個行信號中像素脈沖的個數(shù)parameter vline_end=524; /一個場信號中的行數(shù)parameter hdat_begin=d143; /行數(shù)據(jù)的起始像素脈沖個數(shù)parameter hdat_end=d783; /一行的結(jié)束像素脈沖數(shù)parameter hsync_end=d95; /行同步頭像素脈沖數(shù)parameter vsync_end=d1; /場同步頭行脈沖數(shù)parameter