畢業(yè)論文-基于FPGA的豆?jié){機控制電路設(shè)計與實現(xiàn)

1、大連東軟信息學(xué)院本科畢業(yè)設(shè)計（論文）論文題目論文題目：基于FPGA的豆?jié){機控制電路設(shè)計與實現(xiàn)系 所： 電子工程系 專 業(yè)：電子信息工程（集成電路設(shè)計與系統(tǒng)方向） 學(xué)生姓名： 學(xué)生學(xué)號： 指導(dǎo)教師： 導(dǎo)師職稱： 講師 完成日期： 2014年 4月 28日 大連東軟信息學(xué)院Dalian Neusoft University of Informati大連東軟信息學(xué)院畢業(yè)設(shè)計（論文） 摘要 IV基于FPGA的豆?jié){機控制電路設(shè)計與實現(xiàn)摘 要本文針對現(xiàn)代智能家居的實際需求，設(shè)計了一種基于現(xiàn)場可編程門陣列（FPGA）的豆?jié){機控制系統(tǒng)。采用FPGA設(shè)計，設(shè)計者只需用Verilog語言完成系統(tǒng)功能的描述，借助E

2、DA工具就可得到設(shè)計結(jié)果，將編譯后的代碼下載到目標(biāo)芯片就可在硬件上實現(xiàn)。該系統(tǒng)能實現(xiàn)豆?jié){制作功能，果汁制作功能和自動清洗功能。系統(tǒng)由上位機和下位機兩部分組成。上位機使用按鍵實現(xiàn)操作界面。下位機采用Quartus軟件實現(xiàn)代碼設(shè)計，使用硬件描述語言編程，由EP2C80208C8N芯片執(zhí)行豆?jié){機相關(guān)操作。文章詳細介紹了豆?jié){機設(shè)計中每個模塊的作用以及系統(tǒng)實現(xiàn)，上位機的操作界面，下位機原理及使用和七段數(shù)碼管模塊的原理及使用。設(shè)計的系統(tǒng)運行穩(wěn)定，性能優(yōu)良，在現(xiàn)代智能家居中，具有很好的應(yīng)用前景。關(guān)鍵詞：豆?jié){機，Verilog，七段數(shù)碼管大連東軟信息學(xué)院畢業(yè)設(shè)計（論文） AbstractAbstractThi

3、s paper aims at meeting the needs of Intelligent Home Furnishing, I design a Soybean Milkmachinecontrol system based on FPGA. Designers only need to complete the description of the the systemfunction when using FPGA,and get the result by using EDA tools, Thecompiled code isdownloaded to the targetch

4、ip so that it can implement in the hardware. The system can realize thefunction of Soybean Milkproduction, juice production and automatic cleaning. The system has two parts,the upper and lower machine. The upper achieve operating interface by keystrokes, the lower part realizes the Software design b

5、y using the Quartus II, programming by using hardware description language, and t realizes the operation by using EP2C80208C8N chip. This paper describes in detail the function of each module in the soya-bean milk machine design and implementation of a system, PC interface, the principle of the uppe

6、r machine and the lower machine and the principle of seven-segment digital tube. The system designed is stable and has excellent performance in modern intelligent home, and has good prospects.Key Words： Soy-bean Milk Machine, Verilog, The seven segment digital tube大連東軟信息學(xué)院畢業(yè)設(shè)計（論文） 目錄目 錄 TOC o 1-3 u

7、摘 要 PAGEREF _Toc386437826 h IAbstract PAGEREF _Toc386437827 h II第1章緒 論 PAGEREF _Toc386437828 h 11.1 課題研究背景與意義 PAGEREF _Toc386437829 h 11.2 課題發(fā)展前景 PAGEREF _Toc386437830 h 11.3 市場現(xiàn)狀 PAGEREF _Toc386437831 h 2第2章豆?jié){機控制電路選擇 PAGEREF _Toc386437832 h 32.1 豆?jié){機的基本結(jié)構(gòu) PAGEREF _Toc386437833 h 32.1.1 豆?jié){機結(jié)構(gòu)圖 PAGERE

8、F _Toc386437834 h 32.1.2 豆?jié){機結(jié)構(gòu) PAGEREF _Toc386437835 h 32.2 豆?jié){機控制電路的論證 PAGEREF _Toc386437836 h 42.2.1 方案一：基于單片機的豆?jié){機控制電路設(shè)計 PAGEREF _Toc386437837 h 42.2.2 方案二：基于FPGA的豆?jié){機控制電路設(shè)計 PAGEREF _Toc386437838 h 42.2.3 方案比較與選擇 PAGEREF _Toc386437839 h 5第3章關(guān)鍵技術(shù)介紹 PAGEREF _Toc386437840 h 63.1 系統(tǒng)設(shè)計目標(biāo) PAGEREF _Toc3864

9、37841 h 63.2 系統(tǒng)功能需求 PAGEREF _Toc386437842 h 63.3 系統(tǒng)開發(fā)環(huán)境 PAGEREF _Toc386437843 h 63.3.1 Quartus II PAGEREF _Toc386437844 h 63.3.2 FPGA設(shè)計 PAGEREF _Toc386437845 h 73.3.3 Verilog介紹 PAGEREF _Toc386437846 h 83.3.4 Modelsim介紹 PAGEREF _Toc386437847 h 103.4 系統(tǒng)可行性分析 PAGEREF _Toc386437848 h 103.4.1 技術(shù)可行性 PAGER

10、EF _Toc386437849 h 103.4.2 經(jīng)濟可行性 PAGEREF _Toc386437850 h 11第4章系統(tǒng)設(shè)計 PAGEREF _Toc386437851 h 124.1 總體方案 PAGEREF _Toc386437852 h 124.2 FPGA核心模塊 PAGEREF _Toc386437853 h 124.2.1 FPGA芯片 PAGEREF _Toc386437854 h 124.2.2 電源 PAGEREF _Toc386437855 h 124.2.3 時鐘源 PAGEREF _Toc386437856 h 144.2.4 復(fù)位電路 PAGEREF _Toc

11、386437857 h 144.2.5 配置電路 PAGEREF _Toc386437858 h 144.5 系統(tǒng)頂層模塊圖 PAGEREF _Toc386437859 h 174.5.1 狀態(tài)流程圖 PAGEREF _Toc386437860 h 174.5.2 狀態(tài)機圖 PAGEREF _Toc386437861 h 18第5章系統(tǒng)實現(xiàn) PAGEREF _Toc386437862 h 195.1 系統(tǒng)頂層模塊 PAGEREF _Toc386437863 h 195.2功能模塊實現(xiàn) PAGEREF _Toc386437864 h 19第6章系統(tǒng)仿真 PAGEREF _Toc386437865

12、 h 236.1 系統(tǒng)仿真 PAGEREF _Toc386437866 h 236.2 系統(tǒng)仿真圖 PAGEREF _Toc386437867 h 236.2 系統(tǒng)仿真代碼 PAGEREF _Toc386437868 h 266.3 數(shù)據(jù)總結(jié) PAGEREF _Toc386437869 h 286.4 下一步工作 PAGEREF _Toc386437870 h 28第7章結(jié)論 PAGEREF _Toc386437871 h 29參考文獻 PAGEREF _Toc386437872 h 30致 謝 PAGEREF _Toc386437873 h 31大連東軟信息學(xué)院畢業(yè)設(shè)計（論文）- 第1章緒

13、論1.1 課題研究背景與意義豆?jié){有很豐富的營養(yǎng)，是一款性價比高的健康食品。專家介紹，在豆?jié){中具有多種蛋白質(zhì)，多種維生素和多種人體必要的氨基酸和微量元素等，不論成年人，老年人和兒童，只要堅持飲用，對體質(zhì)增強，預(yù)防和治療疾病，都是非常有效的。中國醫(yī)藥早已證實，豆?jié){對健康的好處。它認為豆?jié){性柔和，補虛干燥和清除肺祛痰作用?，F(xiàn)代醫(yī)學(xué)研究證明，女性喝豆?jié){能夠明顯的延緩衰老。豆?jié){中含有抗氧化劑，礦物質(zhì)和維生素，除此之外還有 HYPERLINK /search?word=%E6%A4%8D%E7%89%A9%E9%9B%8C%E6%BF%80%E7%B4%A0&fr=qb_search_exp&ie=utf

14、8&eid_gfrom=151 t _blank 植物雌激素黃豆苷原，這是在牛奶中沒有的，其可以調(diào)節(jié)女性內(nèi)分泌系統(tǒng)。婦女喝豆?jié){一個月， 300500毫升，可以調(diào)節(jié)內(nèi)分泌，也可大大提高心態(tài)和身體素質(zhì)。春秋季節(jié)飲豆?jié){，滋陰潤燥，能夠調(diào)節(jié)陰陽；夏季喝豆?jié){，消熱防暑；冬季喝豆?jié){，祛寒暖胃。豆?jié){是適合所有年齡段的人群，價格便宜高品質(zhì)的飲品，豆?jié){中含有的鐵是牛奶的6倍，豆?jié){中的蛋白質(zhì)含量雖然不比牛奶高，但其吸收率可在人體內(nèi)達到85 ，因此豆?jié){被人們叫做“植物牛奶” 。豆?jié){被譽為最適合女人的食物，因為豆?jié){中含有極豐富的營養(yǎng)成分，豆?jié){中含的異黃酮可以調(diào)節(jié)女性內(nèi)分泌系統(tǒng)的平衡，有肌膚美白作用，異黃酮對女性的作用

15、跟雌激素是一樣的，像緩解更年期綜合癥，提升骨密度，預(yù)防骨質(zhì)疏松等，也能避免雌激素帶來的負面影響，例如乳腺癌，卵巢癌等。隨著人們健康意識的提升，為了衛(wèi)生，防止“黑心作坊”，大多數(shù)家庭選擇自制豆?jié){，通過家庭的自制豆?jié){，拉動內(nèi)需，使全自動豆?jié){機市場活躍。1.2 課題發(fā)展前景 豆?jié){是一種所有年齡段，價格便宜的高質(zhì)量的飲品，我國的醫(yī)學(xué)在很早就肯定了豆?jié){對健康的作用。豆?jié){傳統(tǒng)的制作方法，先提煉，然后過濾，接著煮豆?jié){，特別需要注意豆?jié){溢出的問題，過程繁瑣、制作手續(xù)麻煩。伴隨著人們的健康意識的提升，越來越多的人更關(guān)心自己以及家人的健康狀況，人們開始喜歡上家用豆?jié){機，生產(chǎn)過程不用操作，豆?jié){機自動控制完成。市場上

16、的豆?jié){機大部分由單片機控制，但單片機外圍電路較多且實現(xiàn)能力較弱，調(diào)試復(fù)雜，抗干擾能力差，需要長時間對豆?jié){機進行系統(tǒng)操作，主要功能由軟件操作，較易出錯，以致系統(tǒng)不穩(wěn)定。采用FPGA設(shè)計，設(shè)計者用Verilog語言來描述系統(tǒng)功能，利用仿真工具就可以得到的設(shè)計結(jié)果，將編譯后的代碼下載到開發(fā)板上即可以在硬件實現(xiàn)。EDA技術(shù)作為現(xiàn)代電子系統(tǒng)實現(xiàn)的方法，擁有修改軟件程序即可改變系統(tǒng)硬件，速度快，更高可靠性，制作成本低、功能多等特點。因此，使用FPGA完成豆?jié){機的設(shè)計，使用液晶顯示，遠程計算機操作來完成檢測，加水，加熱，碎黃豆等功能。它的功能強大，必將在未來占據(jù)電子智能市場上的很大份額。1.3 市場現(xiàn)狀近些

17、年來，家用豆?jié){機智能市場的需求已經(jīng)呈現(xiàn)加速增長的趨勢。國內(nèi)豆?jié){機市場2005年到2007年的銷售量分別為250萬臺、300萬臺、500萬臺，今年的銷量更是突破到1000萬臺。專家估計，在未來幾年豆?jié){機智能市場會擁有很好的前景。豆?jié){機擁有的廣闊前景，引起了眾多大家電企業(yè)的關(guān)注，現(xiàn)在市場上的豆?jié){機品牌數(shù)不勝數(shù)，但九陽一直憑借著先行者的優(yōu)勢以及雄厚的企業(yè)實力占據(jù)著九成的市場，具有絕對的壟斷地位。相比其他品牌的家電產(chǎn)品，以豆?jié){機為代表的小家電的利潤率都比較高，超過30%。美的、東菱等知名家電企業(yè)都加大了對豆?jié){機生產(chǎn)的投入，特別是國內(nèi)家電巨頭美的在2002年正式踏足豆?jié){機領(lǐng)域，改變了九陽多年“獨占”的局

18、面，這一變化讓九陽感到較大的壓力。美的電器有關(guān)人士透露，美的投資3億元在廣東順德建設(shè)的料理電器工業(yè)園已經(jīng)正式啟用，其中包括豆?jié){機生產(chǎn)線4條，年產(chǎn)量達到3000萬臺。據(jù)了解，美的在豆?jié){機銷售行業(yè)的目標(biāo)是占有10%的市場份額；預(yù)計2010年銷售額突破20億元，占到市場份額35%。由于美的大舉進入豆?jié){機制造行業(yè)，對九陽占有的豆?jié){機市場帶來了較大壓力。但是行內(nèi)專家指出，作為行業(yè)新進入者，美的在短時間內(nèi)還無法給九陽實質(zhì)性威脅，但在依托生產(chǎn)優(yōu)勢以及品牌、渠道方面等實力，或許兩三年后，二者的競爭可能會出現(xiàn)結(jié)果。到目前為止，以九陽在豆?jié){機行業(yè)的地位似乎其他企業(yè)還無法撼動，因為九陽是國內(nèi)豆?jié){機的締造者，其在豆?jié){

19、機行業(yè)的強大品牌號召力，專業(yè)化和優(yōu)勢技術(shù)也有助于其保持住豆?jié){機市場的龍頭地位。大連東軟信息學(xué)院畢業(yè)設(shè)計（論文）第2章豆?jié){機控制電路選擇2.1 豆?jié){機的基本結(jié)構(gòu)2.1.1 豆?jié){機結(jié)構(gòu)圖如圖2.1所示。圖2.1 智能豆?jié){機的結(jié)構(gòu)圖2.1.2 豆?jié){機結(jié)構(gòu)(1) 杯體：有提手和到漿口，主要的作用是盛水以及豆?jié){。杯體材料用的是符合食品衛(wèi)生的不銹鋼或者聚碳酸脂材質(zhì)。在杯體上標(biāo)注水位線，用來作為煮豆?jié){時的加水量。杯體的上沿正好扣住機頭下蓋，對機頭起固定以及支撐作用。(2) 機頭：機頭是整個豆?jié){機最重要的部件，除去杯體外，其余的部件全部安裝在機頭上。機頭外殼分上蓋和下蓋。上蓋有面板按鍵、水位標(biāo)識、電源插座。下

20、蓋用來安裝各主要部件，分別有防溢電極、防干燒電極、加熱器、溫度傳感器、電機、刀片。同樣要注意的是，下蓋的制作材料也同樣需要符合食品衛(wèi)生標(biāo)準。(3) 加熱器：加熱功率800W，材質(zhì)為不銹鋼制作，用于加熱豆?jié){。加熱管下半部設(shè)計形狀為半圓形，方便洗刷和裝卸網(wǎng)罩。(4) 溫度傳感器：檢測“預(yù)熱”時杯體內(nèi)的水溫，當(dāng)溫度達到設(shè)定溫度（要求80 左右）時，系統(tǒng)啟動電機開始打磨(5) 防溢電極：檢測豆?jié){是否沸騰，防止豆?jié){溢出，其處在杯體上方。為使防溢電極工作正常，應(yīng)及時對其清洗，使其保持干凈，保證豆?jié){不要太稀，防止防溢電極將失去防護作用，造成溢杯。(6) 防干燒電極：在杯體水位正常時，防干燒電極下端是浸泡在水

21、中。當(dāng)杯體中水位處于低水位或無水，或機頭被提起時，并使防干燒電極下端離開水面時，被微控制器通過防干燒電極檢測到后，為保用戶安全，將禁止豆?jié){機工作。(7) 刀片：外形類似螺旋槳，材質(zhì)使用高硬度不銹鋼，用于粉碎豆粒。(8) 網(wǎng)罩：用于盛豆子，過慮豆?jié){。2.2 豆?jié){機控制電路的論證2.2.1 方案一：基于單片機的豆?jié){機控制電路設(shè)計如果采用單片機作為主控芯片，通過單片機的引腳連接外部電路，通過相關(guān)引腳控制其相應(yīng)三極管驅(qū)動，由繼電器組實施電路轉(zhuǎn)換來完成操作。單片機控制系統(tǒng)框圖如圖2.2所示。圖2.2單片機系統(tǒng)控制框圖2.2.2 方案二：基于FPGA的豆?jié){機控制電路設(shè)計如果采用FPGA作為主控芯片，采用V

22、erilog代碼進行編寫，借助EDA工具就可得到設(shè)計結(jié)果，將編譯后的代碼下載到開發(fā)板上即可在硬件上實現(xiàn)，通過控制電機進行豆?jié){研磨，七段數(shù)碼管顯示豆?jié){機狀態(tài)，按鍵模塊進行控制。如圖2.3所示。圖2.3 FPGA控制系統(tǒng)框圖2.2.3 方案比較與選擇采用單片機設(shè)計能具有成本低、控制方便的優(yōu)點。設(shè)計是：通過編程，仿真，調(diào)試，將符合要求后的代碼將程序?qū)懭雴纹瑱C芯片，利用單片機采集來的數(shù)據(jù)，對豆?jié){機進行控制。但這樣的設(shè)計外圍電路較多，時序能力實現(xiàn)較弱，調(diào)試復(fù)雜以及抗干擾能力差，特別是像豆?jié){機的強電控制，主要是由軟件運作，較易出錯，造成系統(tǒng)不穩(wěn)定。本設(shè)計針對用戶對現(xiàn)在智能設(shè)備市場的需求，設(shè)計了一種基于FP

23、GA的豆?jié){機控制系統(tǒng)。采用FPGA設(shè)計，是因為FPGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一，F(xiàn)PGA是由存放在片內(nèi)RAM中的程序來設(shè)置其工作狀態(tài)的，因此，工作時需要對片內(nèi)的RAM進行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。加電時，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA進入工作狀態(tài)。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。使用FPGA的編程不用使用專用的FPGA編程器，使用通用的EPROM、PROM編程器就可以。當(dāng)系統(tǒng)需要修改FPGA功能時，設(shè)計者只是需要更換EPROM即可。所以同一片F(xiàn)PGA，通過

24、不同的編程代碼，可以產(chǎn)生出不同的電路。因此，F(xiàn)PGA的設(shè)計非常靈活。采用FPGA設(shè)計，將所有器件集成在一塊芯片上，在體積減小的同時又提高了穩(wěn)定性，還可應(yīng)用EDA軟件仿真，調(diào)試，方便進行功能擴展，外圍電路較少，采用硬件邏輯電路實現(xiàn)，其最大的優(yōu)點是穩(wěn)定性好，抗干擾能力強，很適合作為豆?jié){機系統(tǒng)的控制核心。基于對以上因素的考慮，決定采用以FPGA為核心，用 Verilog編程來實現(xiàn)豆?jié){機的設(shè)計方法，實現(xiàn)豆?jié){機控制電路的設(shè)計，提升設(shè)計的可行性。綜上所述，本設(shè)計是基于FPGA的豆?jié){機控制電路的設(shè)計。第3章關(guān)鍵技術(shù)介紹3.1 系統(tǒng)設(shè)計目標(biāo) 豆?jié){機主要分為上下兩部分，由上部分給下部分控制信號，下部分執(zhí)行。下部

25、分向上部分反映水位高、水位低、加水、加豆、加水果等信號。上部分不同的操作在下部分液晶顯示是不一樣的，電機驅(qū)動不同。3.2 系統(tǒng)功能需求 在設(shè)計豆?jié){機時首先要考慮的是用戶的需求，了解用戶需要什么樣的功能，針對用戶的需求去做系統(tǒng)設(shè)計，能夠更好的服務(wù)使用者，也能更大的擴展市場，最大程度的占領(lǐng)市場份額。根據(jù)市場用戶調(diào)查可以大致的列出以下幾點用戶需求：（1）顯示時間（2）誤操作報警提示（3）七段數(shù)碼管顯示豆?jié){機狀態(tài)（4）具有磨豆?jié){榨取果汁及清洗功能（5）具有加熱和研磨操作（6）具有遠距離操作功能等6條用戶需求。3.3 系統(tǒng)開發(fā)環(huán)境 3.3.1 Quartus II （1）Quartus II簡介Quar

26、tus II 是 HYPERLINK /view/3317625.htm t _blank Altera公司的綜合性PLD/FPGA開發(fā)工具，能夠使用原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等系統(tǒng)設(shè)計輸入方式，內(nèi)部嵌有的綜合器和仿真器，能夠?qū)崿F(xiàn)從設(shè)計輸入至硬件配置的完全的PLD設(shè)計流程。Quartus II可以在XP、Linux以及Unix上運行，除了可以運用Tcl HYPERLINK /view/54.htm t _blank 腳本完成系統(tǒng)設(shè)計流程外，還提供了優(yōu)良的用戶圖形界面的設(shè)計方式。還具有運行快，使用

27、簡單等特點。Quartus II支持Altera的IP核，其包括了LPM/MegaFunction宏功能模塊數(shù)據(jù)庫，使用戶可以充分使用已經(jīng)編譯完成的模塊，簡化了系統(tǒng)設(shè)計的難度、提高了系統(tǒng)設(shè)計的速度。其對第三方EDA工具的完美的運行支持也使設(shè)計者在流程設(shè)計時使用自己熟悉的第三方EDA工具。Maxplus II 作為Altera的上一代PLD設(shè)計 HYPERLINK /view/37.htm t _blank 軟件，因為其出色的易用性而得到了廣大設(shè)計者的使用?，F(xiàn)在Altera已經(jīng)暫停了對Maxplus II 的技術(shù)支持，Quartus II 與其相對比下不只是支持多種器件類型以及圖形化界面的改變。

28、Altera在Quartus II 中包括了許多例如SignalTap II、Chip Editor和RTL Viewer等輔助系統(tǒng)設(shè)計工具，集成了SOPC和HardCopy設(shè)計流程，并且繼承了Maxplus II 完善的圖形化界面和簡單快捷的使用方法。Altera Quartus II 作為一種可編程邏輯器件的開發(fā)軟件，因為其功能強大的設(shè)計能力和簡單方便直觀的接口，廣泛的受到設(shè)計開發(fā)者的歡迎。（2）Quartus II性能特點：支持MAX7000/MAX3000等乘積項器件軟件體積縮小，運行速度加快LogicLock設(shè)計流程把性能提升15%采用快速適配選項縮短編譯時間新的功能減小了系統(tǒng)級驗證

29、3.3.2 FPGA設(shè)計（1）FPGA 簡介通過硬件描述語言（Verilog或VHDL）所完成的電路系統(tǒng)設(shè)計，可以經(jīng)過簡單的綜合與布局布線，快速的燒錄到 FPGA 開發(fā)板上進行測試，是現(xiàn)代 IC系統(tǒng)設(shè)計驗證的主流技術(shù)。這些可編輯元件可以被用來實現(xiàn)一些簡單的邏輯門級 HYPERLINK /ShowTitle.e?sp=S%E7%94%B5%E8%B7%AF t _blank 電路（比如AND、OR、XOR、NOT）或者更加繁瑣的具有組合功能例如譯碼器或者是解數(shù)學(xué)題。很大部分的FPGA設(shè)計里面，這些可編輯的元器件里都包括記憶元件類似 HYPERLINK /ShowTitle.e?sp=S%E8%A

30、7%A6%E5%8F%91%E5%99%A8 t _blank 觸發(fā)器（Flipflop）和其他功能完整的記憶模塊。開發(fā)者也可以根據(jù)系統(tǒng)需求通過可編輯之間的連接把FPGA內(nèi)部的邏輯塊用線連接起來，就像是一個 HYPERLINK /ShowTitle.e?sp=S%E7%94%B5%E8%B7%AF t _blank 電路試驗板被安放在了一個 HYPERLINK /ShowTitle.e?sp=S%E8%8A%AF%E7%89%87 t _blank 芯片里。一個在從工廠內(nèi)出來的成品FPGA的邏輯塊的連接能夠按照設(shè)計者的需求而做出改變，這樣FPGA設(shè)計就可以完成設(shè)計者所需要的功能。FPGA一般來

31、說要比ASIC（專用 HYPERLINK /ShowTitle.e?sp=S%E9%9B%86%E6%88%90%E8%8A%AF%E7%89%87 t _blank 集成芯片）的讀取速度要慢，不能夠完成難度較大一點的設(shè)計，相對比下其 HYPERLINK /ShowTitle.e?sp=S%E5%8A%9F%E8%80%97 t _blank 功耗還是比較低的。但他們也具有快速成品，可以修改主程序中的錯誤和更加便宜的產(chǎn)品造價。（2）基本特點1）采用FPGA設(shè)計ASIC HYPERLINK /view/134362.htm t _blank 電路( HYPERLINK /view/380272.

32、htm t _blank 專用集成電路)，用戶不需要投片生產(chǎn)，就能得到合用的 HYPERLINK /view/26651.htm t _blank 芯片。2）FPGA可做其它全定制或半定制ASIC HYPERLINK /view/134362.htm t _blank 電路的中試樣片。3）FPGA內(nèi)部有豐富的 HYPERLINK /view/71792.htm t _blank 觸發(fā)器和I/O引腳。4）FPGA是ASIC HYPERLINK /view/134362.htm t _blank 電路中設(shè)計周期最短、開發(fā)費用最低、風(fēng)險最小的器件之一。5) FPGA采用高速CMOS工藝， HYPER

33、LINK /view/720038.htm t _blank 功耗低，可以與CMOS、TTL電平兼容?？梢哉f，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。FPGA是由存放在片內(nèi)RAM中的程序來設(shè)置其工作狀態(tài)的，因此，工作時需要對片內(nèi)的RAM進行 HYPERLINK /view/3281.htm t _blank 編程。用戶可以根據(jù)不同的配置模式，采用不同的 HYPERLINK /view/3281.htm t _blank 編程方式。加電時，F(xiàn)PGA HYPERLINK /view/26651.htm t _blank 芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，

34、FPGA HYPERLINK /view/1355461.htm t _blank 進入工作狀態(tài)。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。FPGA的編程無須專用的FPGA HYPERLINK /view/1164883.htm t _blank 編程器，只須用通用的EPROM、PROM編程器即可。當(dāng)需要修改FPGA功能時，只需換一片EPROM即可。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的 HYPERLINK /view/134362.htm t _blank 電路功能。因此，F(xiàn)PGA的使用非常靈活。3.3.3 Verilog介紹Verilog即Ve

35、rilog HDL。Verilog HDL是一種 HYPERLINK /view/25278.htm t _blank 硬件描述語言（HDL:Hardware Description Language），其通過 HYPERLINK /view/5777152.htm t _blank 文本的方式來描述 HYPERLINK /view/987445.htm t _blank 數(shù)字系統(tǒng)硬件的結(jié)構(gòu)以及行為的語言，使用它即可以完成邏輯電路圖也能夠表達出 HYPERLINK /view/3524173.htm t _blank 邏輯表達式，其還可以用來表示 HYPERLINK /view/494470.

36、htm t _blank 數(shù)字邏輯系統(tǒng)所完成的邏輯功能。 Verilog HDL和VHDL是世界上使用最廣泛的兩種硬件描述語言，這兩種語言都是在20世紀80年代中期被開發(fā)出來的。前者由Gateway Design Automation公司（該公司于1989年被 HYPERLINK /view/193517.htm t _blank Cadence公司收購）開發(fā)。兩種 HYPERLINK /view/115464.htm t _blank HDL均為 HYPERLINK /view/3933.htm t _blank IEEE標(biāo)準。Verilog HDL是一種硬件描述語言，用于從算法級、門級到開

37、關(guān)級的多種抽象設(shè)計層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對象的復(fù)雜性可以介于簡單的門和完整的電子數(shù)字系統(tǒng)之間。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯式地進行時序建模。Verilog HDL 語言具有下述描述能力：設(shè)計的行為特性、設(shè)計的數(shù)據(jù)流特性、設(shè)計的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計驗證方面的時延和波形產(chǎn)生機制。所有這些都使用同一種建模語言。此外，Verilog HDL語言提供了編程語言接口，通過該接口可以在模擬、驗證期間從設(shè)計外部訪問設(shè)計，包括模擬的具體控制和運行。Verilog HDL語言不僅定義了語法，而且對每個語法結(jié)構(gòu)都定義了清晰的模擬、仿真語義。因此，用這種語言編寫的模型能夠使用Ve

38、rilog仿真器進行驗證。語言從C編程語言中繼承了多種操作符和結(jié)構(gòu)。Verilog HDL提供了擴展的建模能力，其中許多擴展最初很難理解。但是，Verilog HDL語言的核心子集非常易于學(xué)習(xí)和使用，這對大多數(shù)建模應(yīng)用來說已經(jīng)足夠。當(dāng)然，完整的硬件描述語言足以對從最復(fù)雜的芯片到完整的電子系統(tǒng)進行描述。Verilog以模塊為基礎(chǔ)的設(shè)計 HYPERLINK /view/31949.htm?fromtitle=Verilog&fromid=524752&type=syn o 編輯本段 編輯，描述復(fù)雜的硬件電路，設(shè)計人員總是將復(fù)雜的功能劃分為簡單的功能，模塊是提供每個簡單功能的基本結(jié)構(gòu)。設(shè)計人員可以采

39、取“自頂向下”的思路，將復(fù)雜的功能模塊劃分為低層次的模塊。這一步通常是由系統(tǒng)級的總設(shè)計師完成，而低層次的模塊則由下一級的設(shè)計人員完成。自頂向下的設(shè)計方式有利于系統(tǒng)級別層次劃分和管理，并提高了效率、降低了成本?！白缘紫蛏稀狈绞绞恰白皂斚蛳隆狈绞降哪孢^程。使用Verilog描述硬件的基本設(shè)計單元是模塊（module）。構(gòu)建復(fù)雜的電子電路，主要是通過模塊的相互連接調(diào)用來實現(xiàn)的。模塊被包含在關(guān)鍵字module、endmodule之內(nèi)。實際的電路元件。Verilog中的模塊類似C語言中的函數(shù)，它能夠提供輸入、輸出端口，可以實例調(diào)用其他模塊，也可以被其他模塊實例調(diào)用。模塊中可以包括組合邏輯部分、過程時序部

40、分。設(shè)計人員可以使用一個頂層模塊，通過實例調(diào)用上面這個模塊的方式來進行測試。這個頂層模塊常被稱為“測試平臺（Testbench）”。為了最大程度地對電路的邏輯進行功能驗證，測試代碼需要盡可能多地覆蓋系統(tǒng)所涉及的語句、分支、條件、路徑、觸發(fā)、狀態(tài)機狀態(tài)，驗證人員需要在測試平臺里創(chuàng)建足夠多的輸入激勵，并連接到被測模塊的輸入端，然后檢測其輸出端的表現(xiàn)是否符合預(yù)期（諸如 HYPERLINK /view/842700.htm t _blank SystemVerilog的硬件驗證語言能夠提供針對驗證專門優(yōu)化的數(shù)據(jù)結(jié)構(gòu)，以隨機測試的方式進行驗證，這對于高度復(fù)雜的集成電路設(shè)計驗證可以起到關(guān)鍵作用）。實例調(diào)用

41、模塊時，需要將端口的連接情況按照這個模塊聲明時的順序排列。這個頂層模塊由于不需要再被外界調(diào)用，因此沒有輸入輸出端口：module tester;reg 1:0 SELECT;reg IN0, IN1, IN2, IN3;wire OUT;mux my_mux (OUT,SELECT,IN0,IN1,IN2, IN3); /實例調(diào)用mux模塊，這個實例被命名為my_muxinitial /需要仿真的激勵代碼 begin endendmodule在這個測試平臺模塊里，設(shè)計人員可以設(shè)定仿真時的輸入信號以及信號監(jiān)視程序，然后觀察仿真時的輸出情況是否符合要求，這樣就可以了解設(shè)計是否達到了預(yù)期。除此之外，

42、還可以使用或者采用命名端口連接的方式。使用這種方式，端口的排列順序可以與原模塊聲明時不同，甚至可以不連接某些端口：Mux,my_mux(.out(OUT),.select(SELECT),.in0(IN0),.in1(IN1),.in2(IN2),.in3(IN3);使用命名端口連接，括號外面是模塊聲明時的端口，括號內(nèi)是實際的端口連接，括號外相當(dāng)于C語言的形式參數(shù)，括號內(nèi)相當(dāng)于實際參數(shù)endmodule上面所述的情況是，測試平臺頂層模塊的測試變量直接連接了所設(shè)計的功能模塊。測試平臺還可以是另一種形式，即測試平臺并不直接連接所設(shè)計的功能模塊，而是在這個測試平臺之下，將激勵模塊和功能模塊以相同的抽

43、象級別，通過線網(wǎng)相互連接。這兩種形式的測試平臺都可以完成對功能模塊的測試。大型的電路系統(tǒng)，正是由各個層次不同模塊之間的連接、調(diào)用，來實現(xiàn)復(fù)雜的功能的。Verilog HDL的最大特點就是方便使用簡單易學(xué)，如果設(shè)計者有C語言的使用經(jīng)驗，可以在很短的時間內(nèi)學(xué)習(xí)并掌握使用，因此可以把Verilog HDL的學(xué)習(xí)安排在 HYPERLINK /view/3080633.htm t _blank ASIC設(shè)計等有關(guān)課程教學(xué)計劃內(nèi)進行教授，因為HDL語言自身是面向硬件和系統(tǒng)設(shè)計的，這樣的安排也可以讓學(xué)習(xí)者在學(xué)習(xí)的同事也能夠得到設(shè)計電路的實際經(jīng)驗。與學(xué)習(xí)Verilog相比，VHDL的學(xué)習(xí)則要更加的辛苦一些。但

44、Verilog HDL是一種語法比較自由的語言，也容易使初學(xué)者犯一些語法錯誤，這一點要格外注意。3.3.4 Modelsim介紹 HYPERLINK /view/1667387.htm t _blank Mentor公司的ModelSim是行業(yè)內(nèi)最優(yōu)秀的HDL設(shè)計 HYPERLINK /view/561380.htm t _blank 仿真軟件，它能提供良好的仿真環(huán)境，是行業(yè)內(nèi)唯一的 HYPERLINK /view/2375980.htm t _blank 單內(nèi)核支持VHDL和Verilog混合仿真的仿真軟件。它采用直接優(yōu)化系統(tǒng)的 HYPERLINK /view/553519.htm t _b

45、lank 編譯技術(shù)、Tcl/Tk技術(shù)以及單一內(nèi)核仿真技術(shù)，代碼的仿真編譯速度快，代碼的編譯與其設(shè)計的軟件無關(guān)，方便保護IP核，具有特色的的圖形界面以及 HYPERLINK /view/1309799.htm t _blank 用戶接口，給使用者快速修改錯誤提供了便捷的通道，是FPGA/ HYPERLINK /view/3080633.htm t _blank ASIC設(shè)計 HYPERLINK /view/561380.htm t _blank 仿真軟件中的首選。其主要特點有：（1）優(yōu)化RTL和門級電路，仿真編譯運行速度快，能夠跨平臺和版本進行仿真；（2） HYPERLINK /view/237

46、5980.htm t _blank 單內(nèi)核VHDL和Verilog結(jié)合仿真；（3） HYPERLINK /view/60376.htm t _blank 源代碼模版，源代碼助手和系統(tǒng)模塊管理；（4）集中了系統(tǒng)性能的 HYPERLINK /view/2466792.htm t _blank 分析、波形的比較、代碼覆蓋率、ChaseX、Signal Spy、Virtual Object、Memory窗口、Assertion等系統(tǒng)調(diào)試功能；（5）C和Tcl/Tk接口，C調(diào)試；（6）對SystemC的直接支持，和HDL任意混合；（7）支持 HYPERLINK /view/842700.htm t _b

47、lank SystemVerilog的設(shè)計功能；對系統(tǒng)級描述語言的最全面支持， HYPERLINK /view/842700.htm t _blank SystemVerilog，SystemC，PSL；ASIC Sign off。可以單獨或同時進行行為（behavioral）、RTL級、和門級（gate-level）的代碼。3.4 系統(tǒng)可行性分析3.4.1 技術(shù)可行性本系統(tǒng)采用FPGA設(shè)計，使用Verilog語言進行系統(tǒng)功能的編寫，用仿真工具就可得到設(shè)計結(jié)果。FPGA設(shè)計是現(xiàn)代電子系統(tǒng)開發(fā)的一種方式，具有速度快，可靠性高等特點，成本低，功能強。所以采用FPGA來設(shè)計本系統(tǒng)，控制豆?jié){機的工作，

48、用液晶顯示，完成測量水位，加熱，研磨等。3.4.2 經(jīng)濟可行性豆?jié){的好處現(xiàn)在可謂是家喻戶曉，一部豆?jié){機也成為了每個家庭的必須品，在這個前提下，研制出一部可靠性高，速度快的豆?jié){機是有必要的，相信在未來的市場上必將占有一定的份額。大連東軟信息學(xué)院畢業(yè)設(shè)計（論文）第4章系統(tǒng)設(shè)計4.1 總體方案 本系統(tǒng)采用FPGA芯片作為中央處理器，通過七段數(shù)碼管顯示豆?jié){機狀態(tài)，實現(xiàn)豆?jié){機研磨功能，果汁操作功能。本系統(tǒng)主要由FPGA核心模塊、按鍵模塊、七段數(shù)碼管顯示模塊、傳感器模塊以及電機驅(qū)動模塊五部分組成，具體系統(tǒng)框圖如圖4.1所示。圖4.1電路系統(tǒng)框圖4.2 FPGA核心模塊FPGA核心模塊是系統(tǒng)的整個核心，它負

49、責(zé)控制整個系統(tǒng)的時序、數(shù)據(jù)采集以及處理的任務(wù)。本設(shè)計的FPGA核心模塊主要由FPGA芯片、電源、時鐘源、FPGA配置電路等組成。4.2.1 FPGA芯片F(xiàn)PGA芯片使用Altera公司的Cyclone系列的EP2C80208C8N，它的I/O電壓為3.3V，內(nèi)核電壓為1.5V，含有一個鎖相環(huán)，約3萬門、6萬RAM bit，144個引腳。FPGA的I/O引腳按功能能分為四部分，且每個BANK的I/O引腳供電是獨立的，BANK1BANK4引腳圖如圖4.2所示。4.2.2 電源如圖4.3所示，本系統(tǒng)采用的核心板的所有I/O腳都采用3.3V標(biāo)準電壓，因此所有的VCC都連接 3.3V，VCCINT為FP

50、GA內(nèi)核工作輸入電壓，Cyclone 系列的FPGA均采用 1.5V的內(nèi)核電壓，所以系統(tǒng)這里連接1.5V。圖4-1 系統(tǒng)框圖圖4-1 系統(tǒng)框圖b) c) d)圖4.2 EP2C80208C8N BANK1BANK4引腳圖4.3 I/O電壓、內(nèi)核電壓連接圖4.2.3 時鐘源無論是使用離散邏輯、可編程邏輯，或者基于其他類型器件的任何數(shù)字設(shè)計，系統(tǒng)的成功運行都必須依靠可靠的時鐘。個別對實時性以及同步性要求比較高的系統(tǒng)，如數(shù)據(jù)信息采集系統(tǒng)，不能使用任何會含有毛刺的輸出作為時鐘信號。在FPGA設(shè)計中使用的最多的時鐘方案是：用專用的全局時鐘輸入引腳驅(qū)動的單個主時鐘去控制設(shè)計項目中的每一個觸發(fā)器。FPGA都

51、具有專門的全局時鐘引腳，它直接連到器件中的每一個寄存器。這種全局時鐘提供器件中最短的時鐘到輸出的延時。在本系統(tǒng)使用的FPGA芯片EP2C80208C8N 提供4路時鐘供給用戶使用，板上裝載50M有源晶振，可以根據(jù)需要進行PLL 定制，或者直接進行分頻處理。本系統(tǒng)時鐘接線如圖4.4所示。圖4.4 系統(tǒng)時鐘接線圖4.2.4 復(fù)位電路復(fù)位按鈕，可以從新配置FPGA，按下復(fù)位按鍵之后，從配置芯片中讀取系統(tǒng)程序；成功讀取之后，程序開始重新運行。系統(tǒng)復(fù)位電路的原理圖如圖4.5所示。4.2.5 配置電路由于FPGA芯片一般都是基于SRAM工藝的，不具備非易失特性，因此每次斷電后都會丟失內(nèi)部的邏輯配置，所以系

52、統(tǒng)在每次上電后都必須從外部非易失性存儲器中加載既定的配置信息。本系統(tǒng)采用EP2C作為FPGA系統(tǒng)配置芯片，用于儲存系統(tǒng)的內(nèi)部邏輯配置。EP2C是屬于Altera的串行配置器件系列的芯片，是可編程邏輯工業(yè)領(lǐng)域中成本價格最低的配置器件。EP2C擁有在系統(tǒng)可編程（ISP）、訪問flash存儲器的接口、節(jié)省單板空間的小外形集成電路（SOIC）封裝等高級特征，成為Cyclone FPGA系列產(chǎn)品在大容量及價格敏感的應(yīng)用環(huán)境下的完美補充。系統(tǒng)FPGA配置電路的原理圖如4.6所示。圖4.5系統(tǒng)復(fù)位電路圖圖4.6 系統(tǒng)FPGA配置電路圖 FPGA核心模塊是整個系統(tǒng)的核心，它擔(dān)負著整個系統(tǒng)的時序控制、數(shù)據(jù)采集和

53、處理的任務(wù)。本系統(tǒng)的FPGA核心模塊主要由控制模塊，分頻模塊，時鐘模塊等組成。 4.3 七段數(shù)碼管顯示電路7段數(shù)碼管一般由8個發(fā)光二極管組成，其中由7個細長的發(fā)光二極管組成數(shù)字顯示，另外一個圓形的發(fā)光二極管顯示小數(shù)點。當(dāng)發(fā)光二極管導(dǎo)通時，相應(yīng)的一個點或一個筆畫發(fā)光,控制相應(yīng)的二極管導(dǎo)通，就能顯示出各種字符，盡管顯示的字符形狀有些失真，能顯示的數(shù)符數(shù)量也有限，但其控制簡單，使有也方便。發(fā)光二極管的陽極連在一起的稱為共陽極數(shù)碼管，陰極連在一起的稱為共陰極數(shù)碼管，如圖4.7所示。圖4.7 七段數(shù)碼管4.4 系統(tǒng)頂層模塊圖4.4.1 狀態(tài)流程圖根據(jù)用戶需求分析，設(shè)計出系統(tǒng)狀態(tài)流程圖，流程圖的各個狀態(tài)分

54、別為開始，顯示系統(tǒng)時間。用戶操作加入材料，系統(tǒng)判斷按鍵是否有效，判斷操作是否正確，如正確則系統(tǒng)啟動，設(shè)置時間，第一次預(yù)加入開始，系統(tǒng)判斷加熱是否完成，如完成則電機啟動，系統(tǒng)判斷研磨是否完成，如完成則第二次加熱開始，判斷是否加熱完成，如完成則操作結(jié)束，完成提示，系統(tǒng)工作結(jié)束。如果在其中那一步有操作錯誤都會有報警提示。具體如圖4.8所示。圖4.8 系統(tǒng)流程圖4.4.2 狀態(tài)機圖本系統(tǒng)的狀態(tài)機共分idel,fruit,setup,hot,polish,stop,alarm等共7個狀態(tài)，在idel狀態(tài)時時系統(tǒng)剛剛通電，七段數(shù)碼管顯示初始狀態(tài)，在fruit處是由使用者去放置制作原材料，此處會設(shè)置兩個外置

55、按鍵，通過按鍵控制材料是否放置完成，一個是放置，一個是確認完成。在確認放置完成之后屬于setup狀態(tài)，這個狀態(tài)主要是設(shè)置系統(tǒng)時間，共有三次時間設(shè)置，第一次在hot處，此處為第一次預(yù)加熱，采用倒計時方式，在倒計時結(jié)束時會有報警提示，這就是第七個狀態(tài)alarm，在第一次加熱完成報警后會跳到setup狀態(tài)，在預(yù)加熱完成之后是polish研磨狀態(tài)，由于本系統(tǒng)未加入電機驅(qū)動，同樣采用倒計時方式去設(shè)置研磨狀態(tài)，此處是第二次設(shè)置時間，同樣在研磨結(jié)束后會有報警提示，在研磨報警后跳到setup狀態(tài)，在研磨結(jié)束后到了第三次加熱設(shè)置，此處為豆?jié){煮熟過程，同樣采用倒計時方式，在倒計時結(jié)束后系統(tǒng)自動stop，回到初始狀

56、態(tài)。狀態(tài)機流程圖如圖4.9所示。圖4.9 狀態(tài)機第5章系統(tǒng)實現(xiàn)5.1 系統(tǒng)頂層模塊系統(tǒng)頂層模塊由數(shù)據(jù)通道和狀態(tài)機組成，負責(zé)整個系統(tǒng)的功能調(diào)配與數(shù)據(jù)通信。如圖5.1所示。圖5.1 頂層模塊5.2 功能模塊實現(xiàn)（1）數(shù)據(jù)通道：負責(zé)各個模塊之間的邏輯處理。數(shù)據(jù)通道主要包括clk50m（系統(tǒng)時鐘）；rst_n（系統(tǒng)復(fù)位）；sw0,sw1,sw2,sw3（時間設(shè)置）；sw_m（設(shè)置分鐘）；sw_s（設(shè)置秒）；sw_sure（時間確認），等輸入信號。Clk1hz,first_done,hot_time_over,over_hot,polish_time_over,second_done,third_don

57、e,等是輸出給狀態(tài)機的信號，lcd_dp,lcd_cs,lcd_data,spks是數(shù)據(jù)通道輸出給七段數(shù)碼管和蜂鳴器的信號。如圖5.2所示。圖5.2 數(shù)據(jù)通道（2）狀態(tài)機：控制系統(tǒng)的整體狀態(tài)，系統(tǒng)中共分7個狀態(tài)，分別為初始狀態(tài)，放置材料狀態(tài)，時間設(shè)置狀態(tài)，第一次預(yù)加熱狀態(tài)，研磨狀態(tài)，第二次加熱狀態(tài)，結(jié)束狀態(tài)，報警狀態(tài)。如圖5.3所示。圖5.3 狀態(tài)機（3）分頻模塊：本設(shè)計把50MHZ分成1hz和1Khz，1hz供給整個系統(tǒng)使用，能夠使系統(tǒng)處于頻率同步狀態(tài)，1Khz供個七段數(shù)碼管顯示使用，為了進行更快的掃描，達到不使肉眼可見的狀態(tài)。如圖5.4所示。圖5.4 分頻模塊（4）時間設(shè)置模塊：由于豆?jié){機

58、在使用過程中需要設(shè)置加熱倒計時，研磨倒計時，所以特設(shè)此模塊。主要sw0，sw1，sw2，sw3四個按鍵設(shè)置 0-9等數(shù)字，sw_s,sw_m,sw_sure,是設(shè)置秒，分和確定的按鍵。如圖5.5所示。圖5.5 時間設(shè)置（5）倒計時模塊：時間設(shè)置好之后，通過倒計時模塊進行時間顯示。如圖5.6所示。圖5.6 倒計時模塊（6）控制模塊：控制系統(tǒng)各個信號，負責(zé)系統(tǒng)的整體運行。如圖5.7所示。圖5.7 控制模塊（7）判斷模塊：是整個系統(tǒng)的關(guān)鍵所在，設(shè)置完時間之后，通過判斷先進行加熱，接著進行研磨，當(dāng)加熱和研磨都進行完成后，系統(tǒng)自動判斷功能結(jié)束并提示報警。如圖5.8所示。圖5.8 判斷模塊（8）譯碼模塊：

59、通過譯碼模塊把系統(tǒng)設(shè)置的時間在七段數(shù)碼管上顯示出來。其中l(wèi)ed_seg_dp是控制數(shù)碼管上的點的顯示，led_seg是控制數(shù)碼管的管腳。如圖5.9所示。圖5.9 譯碼模塊（9）蜂鳴器模塊：當(dāng)?shù)谝淮晤A(yù)加熱完成，研磨完成，第二次加熱完成之后都會通過蜂鳴器發(fā)出報警.如圖5.10所示。圖5.10 蜂鳴器模塊大連東軟信息學(xué)院畢業(yè)設(shè)計（論文）第6章系統(tǒng)仿真6.1 系統(tǒng)仿真系統(tǒng)仿真是通過Mdoelsim進行的，在使用Modelsim進行仿真前，需要先建立工程（project），先建立工作庫（library），一般將這個庫命名為work。尤其是第一次運行modelsim時，是沒有這個的。但我們的project

60、一般都是在這個work下面工作的，所以這個work是必須要建立的。6.2 系統(tǒng)仿真圖通過Modelsim仿真得到以下結(jié)果，其得到的波形圖與系統(tǒng)設(shè)計代碼時序相對應(yīng)。初期在個別時序上還有不如意的地方，后來通過調(diào)整分頻模塊得到了改善。下面是具體的仿真圖形。圖6.1 頂層模塊圖6.2 數(shù)據(jù)通道圖6.3 狀態(tài)機圖6.4 分頻模塊圖6.5 時間初始值圖6.6 倒計時圖6.7判斷圖6.8 控制模塊圖6.9 譯碼模塊圖6.10 報警模塊6.2 系統(tǒng)仿真代碼module lcd_top_test;/ Inputsreg clk50M_i;reg rst_n_i;reg sw_s_i;reg sw_m_i;reg