一文看懂DDS原理、混疊、幅度調(diào)制

1、一文看懂DDS原理、混疊、幅度調(diào)制DDS架構(gòu)基本原理隨著數(shù)字技術(shù)在儀器儀表和通信系統(tǒng)中的廣泛使用，可從參考頻 率源產(chǎn)生多個(gè)頻率的數(shù)字控制方法誕生了，即直接數(shù)字頻率合成 (DDS)。其基本架構(gòu)如圖1所示。該簡化模型采用一個(gè)穩(wěn)定時(shí)鐘來驅(qū) 動(dòng)存儲正弦波(或其它任意波形)一個(gè)或多個(gè)整數(shù)周期的可編程只讀 存儲器(PROM)。隨著地址計(jì)數(shù)器逐步執(zhí)行每個(gè)存儲器位置，每個(gè)位置 相應(yīng)的信號數(shù)字幅度會(huì)驅(qū)動(dòng)DAC，進(jìn)而產(chǎn)生模擬輸出信號。最終模擬 輸出信號的頻譜純度主要取決于DAC。相位噪聲主要來自參考時(shí)鐘。DDS是一種采樣數(shù)據(jù)系統(tǒng)，因此必須考慮所有與采樣相關(guān)的問題， 包括量化噪聲、混疊、濾波等。例如，DAC輸出頻率

2、的高階諧波會(huì)折 回奈奎斯特帶寬，因而不可濾波，而基于PLL的合成器的高階諧波則 可以濾波。此外，還有其它幾種因素需要考慮，稍后將會(huì)討論。N-BITS/ N-BITS面包粗七區(qū) LOOKUP TABLE CONTAINS SINEDATA FOR INTEGRAL NUMBEROF CYCLESCLOCK N-BITS/ N-BITS面包粗七區(qū) LOOKUP TABLE CONTAINS SINEDATA FOR INTEGRAL NUMBEROF CYCLESCLOCK *REGISTERADDRESS COUNTERSIN LOOKUP TABLE圖1：直接數(shù)字頻率合成系統(tǒng)的基本原理這種簡單

3、DDS系統(tǒng)的基本問題在于，最終輸出頻率只能通過改變 參考時(shí)鐘頻率或?qū)ROM重新編程來實(shí)現(xiàn)，非常不靈活。實(shí)際DDS系SERIALOR BYTEPHASE ACCUMULATORCLOCKFREQUENCY CONTROLM = TUNING WORDSYSTEM CLOCKAMPLITUDE TRUNCATIONPHASE TRLJNCATIOW 12-19 BITSLOADREGISTERPARALLEL DELTA PHASE REGISTER MSERIALOR BYTEPHASE ACCUMULATORCLOCKFREQUENCY CONTROLM = TUNING WORDSYSTE

4、M CLOCKAMPLITUDE TRUNCATIONPHASE TRLJNCATIOW 12-19 BITSLOADREGISTERPARALLEL DELTA PHASE REGISTER Mf 口 =PHASE-TOAMPLITUDECONVERTER圖2：靈活的DDS系統(tǒng)系統(tǒng)的核心是相位累加器，其內(nèi)容會(huì)在每個(gè)時(shí)鐘周期更新。相位 累加器每次更新時(shí)，存儲在相位寄存器中的數(shù)字字M就會(huì)累加至相位寄存器中的數(shù)字。假設(shè)相位寄存器中的數(shù)字為00.01，相位累 加器中的初始內(nèi)容為00.00。相位累加器每個(gè)時(shí)鐘周期都會(huì)按 00.01更新。如果累加器為32位寬，則在相位累加器返回至00.00 前需要232

5、（超過40億）個(gè)時(shí)鐘周期，周期會(huì)不斷重復(fù)。相位累加器的截?cái)噍敵鲇米髡遥ɑ蛴嘞遥┎檎冶淼牡刂?。查找?中的每個(gè)地址均對應(yīng)正弦波的從0到360的一個(gè)相位點(diǎn)。查找表 包括一個(gè)完整正弦波周期的相應(yīng)數(shù)字幅度信息。（實(shí)際上，只需要90 的數(shù)據(jù)，因?yàn)閮蓚€(gè)MSB中包含了正交數(shù)據(jù)）。因此，查找表可將相位 累加器的相位信息映射至數(shù)字幅度字，進(jìn)而驅(qū)動(dòng)DAC。圖3用圖形化 的“相位輪”顯示了這一情況?？紤]n = 32, M = 1的情況。相位累加器會(huì)逐步執(zhí)行232個(gè)可能 的輸出中的每一個(gè)，直至溢出并重新開始。相應(yīng)的輸出正弦波頻率等 于輸入時(shí)鐘頻率232分頻。若M=2,相位累加器寄存器就會(huì)以兩倍的 速度“滾動(dòng)”計(jì)算，

6、輸出頻率也會(huì)增加一倍。以上內(nèi)容可總結(jié)如下：圖3：數(shù)字相位輪M-JUMP SIZE4.09616,777.21665r5361,048,576Number of Pafnts =型圖3：數(shù)字相位輪M-JUMP SIZE4.09616,777.21665r5361,048,576Number of Pafnts =型268,435,4564294r967.296綱用婀注電粉Zn位相位累加器（大多數(shù)DDS系統(tǒng)中，n的范圍通常為24至32） 存在2n個(gè)可能的相位點(diǎn)。相位寄存器中的數(shù)字字M代表相位累加 器每個(gè)時(shí)鐘周期增加的數(shù)量。如果時(shí)鐘頻率為代，則輸出正弦波頻率計(jì)算公式為:該公式稱為DDS“調(diào)諧公式”。

7、注意，系統(tǒng)的頻率分辨率等于fc/2n。n = 32時(shí)，分辨率超過40億分之一！在實(shí)際DDS系統(tǒng)中，溢出相位寄存器的位不會(huì)進(jìn)入查找表，而是會(huì)被截?cái)啵涣粝虑?3至15個(gè) MSB。這樣可以減小查找表的大小，而且不會(huì)影響頻率分辨率。相位 截?cái)嘀粫?huì)給最終輸出增加少量可接受的相位噪聲。（參見圖4）。圖4：計(jì)算得出的輸出頻譜顯示15位相位截?cái)鄷r(shí)90 dB SFDR-100NORMALIZED FREQUENCY - f圖4：計(jì)算得出的輸出頻譜顯示15位相位截?cái)鄷r(shí)90 dB SFDR-100NORMALIZED FREQUENCY - f0UTCLK 4 面笆亞社區(qū)00.05 6.10,15 0.2 0.2

8、50.3 0.35 0/0.450.5DAC的分辨率通常比查找表的寬度少2至4位。即便是完美的N 位DAC，也會(huì)增加輸出的量化噪聲。圖4顯示的是32位相位累加器 15位相位截?cái)鄷r(shí)計(jì)算得出的輸出頻譜。選擇M值后，輸出頻率會(huì)從 0.25倍時(shí)鐘頻率開始稍有偏移。注意，相位截?cái)嗪陀邢轉(zhuǎn)AC分辨率 產(chǎn)生的雜散都至少比滿量程輸出低90 dB。這一性能遠(yuǎn)遠(yuǎn)超出了任何 商用12位DAC，足以滿足大多數(shù)應(yīng)用的需求。上述基本DDS系統(tǒng)極為靈活，且具有高分辨率。只需改變M寄存器的內(nèi)容，頻率就可以立即改變，不會(huì)出現(xiàn)相位不連續(xù)。但是，實(shí)際 DDS系統(tǒng)首先需要執(zhí)行串行或字節(jié)加載序列，以將新的頻率字載入內(nèi) 部緩沖寄存器，然

9、后再載入M寄存器。這樣就可以盡可能減少封裝引 腳數(shù)。新的頻率字載入緩沖寄存器后，并行輸出相位寄存器就會(huì)同 步操作，從而同時(shí)改變所有位。加載相位緩沖寄存器所需的時(shí)鐘周 期數(shù)決定了輸出頻率的最大改變速率。DDS系統(tǒng)中的混疊簡單DDS系統(tǒng)中可能會(huì)產(chǎn)生一種重要的輸出頻率范圍限制。奈奎 斯特準(zhǔn)則表明，時(shí)鐘頻率(采樣速率)必須至少為輸出頻率的兩倍。實(shí) 際最高輸出頻率限制在約1/3時(shí)鐘頻率范圍內(nèi)。圖5所示為DDS系統(tǒng)中的DAC輸出，其中輸出頻率為30 MHz，時(shí)鐘頻率為100 MHz。如圖 所示，重構(gòu)DAC后必須跟隨一個(gè)抗混疊濾波器，以消除較低的圖像頻 率(100 - 30 = 70 MHz)。NYQUIS

10、T)LPF4NYQUIST)LPF4圖5： DDS系統(tǒng)中的混疊注意，DAC輸出（濾波前）的幅度響應(yīng)跟隨著一個(gè)sin（x）/x響應(yīng)，在時(shí)鐘頻率及其整數(shù)倍時(shí)，該值為零。歸一化輸出幅度A（fO）的精確 計(jì)算公式如下：.（nf0 1A（f）_d公式 2,心囪包於社區(qū)其中，fO為輸出頻率，代為時(shí)鐘頻率。出現(xiàn)該滾降的原因是由于DAC輸出并非一系列零寬脈沖（和最佳 重新采樣器中一樣），而是一系列矩形脈沖，寬度等于更新速率的倒 數(shù)。sin（x）/x響應(yīng)的幅度比奈奎斯特頻率低3.92 dB（DAC更新速率 的1/2）。實(shí)際上，抗混疊濾波器的傳遞函數(shù)可用來補(bǔ)償sin（x）/x滾 降，使整體頻率響應(yīng)相對平坦，達(dá)到最

11、大輸出DAC頻率（一般為1/3 更新速率）。另一個(gè)重要的考慮因素在于，和基于PLL的系統(tǒng)不同，DDS系統(tǒng) 中的基本輸出頻率高階諧波會(huì)因混疊而折回至基帶。這些諧波無法通 過抗混疊濾波器去除。例如，如果時(shí)鐘頻率為100 MHz，輸出頻率為 30 MHz，則30 MHz的第二個(gè)諧波會(huì)出現(xiàn)在60 MHz （帶外），但也會(huì)出 現(xiàn)在100 - 60 = 40 MHz（混疊成分）。同樣，第三個(gè)諧波（90 MHz） 會(huì)出現(xiàn)在帶內(nèi)，頻率為100 - 90 = 10 MHz第四個(gè)諧波出現(xiàn)在120 -100 MHz = 20 MHz。高階諧波也會(huì)落在奈奎斯特帶寬內(nèi)（直流至 fc/2）。前4個(gè)諧波的位置如圖所示。用作

12、ADC時(shí)鐘驅(qū)動(dòng)器的DDS系統(tǒng)DDS系統(tǒng)（如AD9850）可以提供產(chǎn)生ADC采樣時(shí)鐘的出色方法，尤其適合ADC采樣頻率必須受到軟件控制，且鎖定至系統(tǒng)時(shí)鐘的情況 （參見圖6）。DAC輸出電流IOUT驅(qū)動(dòng)200。、42 MHz的低通濾波器， 源和負(fù)載阻抗端接，等效負(fù)載為100。濾波器可以消除42 MHz以 上的雜散頻率成分。經(jīng)過濾波的輸出可以驅(qū)動(dòng)AD9850內(nèi)部比較器的 一個(gè)輸入端。DAC補(bǔ)償輸出電流可以驅(qū)動(dòng)100。的負(fù)載。位于兩個(gè)輸 出之間的100 k。電阻分壓器輸出經(jīng)過去耦，可以產(chǎn)生參考電壓以供 內(nèi)部比較器使用。比較器輸出有2 ns的上升和下降時(shí)間，可以產(chǎn)生與TTL/CMOS邏 輯電平兼容方波。

13、比較器輸出邊緣的抖動(dòng)小于20 ps rms。輸出和補(bǔ) 償輸出均可按要求提供。圖6：將DDS系統(tǒng)用作ADC時(shí)鐘驅(qū)動(dòng)器在圖6所示的電路中，40 MSPS ADC時(shí)鐘的總輸出均方根抖動(dòng)為 50 ps rms,由此產(chǎn)生的信噪比下降在寬動(dòng)態(tài)范圍應(yīng)用中必須加以考 慮。DDS系統(tǒng)中的幅度調(diào)制DDS系統(tǒng)中的幅度調(diào)制可以通過在查找表和DAC輸入之間放置數(shù) 字乘法器來實(shí)現(xiàn)，如圖7所示。調(diào)制DAC輸出幅度的另一種方法是改 變DAC的參考電壓。在AD9850中，內(nèi)部參考控制放大器的帶寬約為 1 MHz。這種方法在輸出幅度變化相對較小的情況下非常有效，只要 輸出信號不超過+1 V的規(guī)格即可。圖7：DDS系統(tǒng)中的幅度調(diào)制

14、DDS系統(tǒng)中的無雜散動(dòng)態(tài)范圍考慮在大多數(shù)DDS應(yīng)用中，首要考慮因素是DAC輸出的頻譜純度。遺 憾的是，該性能的測量、預(yù)測和分析十分復(fù)雜，涉及大量相互作用的 因素。即便是理想的N位DAC,也會(huì)在DDS系統(tǒng)中產(chǎn)生諧波。這些諧波 的幅度主要取決于輸出頻率與時(shí)鐘頻率的比值。原因在于，DAC量化 噪聲的頻譜成分會(huì)隨著該比值的變化而變化，雖然其理論均方根值仍 等于q/J12(其中q是LSB的權(quán)重)。“量化噪聲表現(xiàn)為白噪聲，在奈 奎斯特帶寬內(nèi)均勻分布”這條假設(shè)在DDS系統(tǒng)中并不適用(這條假設(shè) 在ADC系統(tǒng)中更為適用，因?yàn)锳DC會(huì)給信號增加一定的噪聲，從而“擾 動(dòng)”量化誤差或使其隨機(jī)化。但是，依然存在一定的相

15、關(guān)性)。例如， 如果DAC輸出頻率精確設(shè)置為時(shí)鐘頻率的約數(shù)，則量化噪聲會(huì)集中在 輸出頻率的倍數(shù)，也就是說，主要取決于信號。如果輸出頻率稍有失 調(diào)，量化噪聲會(huì)變得更加隨機(jī)，從而改進(jìn)有效SFDR。圖8說明了上述情況，其中4096 (4k)點(diǎn)FFT基于理想12位DAC 中數(shù)字化生成的數(shù)據(jù)計(jì)算得出。左側(cè)圖表(A)中，所選的時(shí)鐘頻率和 輸出頻率的比值恰好等于40，獲得的SFDR約為77 dBc。右側(cè)圖表中， 比例稍有失調(diào)，有效SFDR增至94 dBc。在這一理想情況下，只是略 微改變了頻率比，SFDR就改變了 17 dB。(A) f0(JT = 2.0000 MHz, f3 = BUOOOO MHz(B) (A) f0(JT = 2.0000 MHz, f3 = BUOOOO MHz(B) f0UT = 2.0111 MHz: = 80.0000 MHzSF6r = 77cIBcSFDR = 94dBcFFT SIZE= 8192THEORETICAL日T SNR = 74dBH A W Z 4Eii 吧 仃 的 r nFFT PROCESS GAINFFT NOISE FLOOR=36dB_=HOdBFS .：面包通社(Z圖8：采用4096點(diǎn)FFT時(shí)，時(shí)鐘與輸出頻率比值對理論12位DACSFDR的影響因此，通過仔細(xì)選擇時(shí)鐘與輸出頻率，就可以獲得最