畢業(yè)論文-基于SPWM的和弦音樂芯片ASIC設(shè)計(jì)與實(shí)現(xiàn)

1、大連東軟信息學(xué)院本科畢業(yè)設(shè)計(jì)（論文）論文題目論文題目：基于SPWM的和弦音樂芯片ASIC設(shè)計(jì)與實(shí)現(xiàn)系 所： 電子工程系 專 業(yè)：電子信息工程（集成電路設(shè)計(jì)與系統(tǒng)方向） 學(xué)生姓名： 學(xué)生學(xué)號(hào)： 指導(dǎo)教師： 導(dǎo)師職稱： 講師 完成日期： 2014年4月28日 大連東軟信息學(xué)院Dalian Neusoft University of Information大連東軟信息學(xué)院畢業(yè)設(shè)計(jì)（論文） 摘要 IV基于SPWM的和弦音樂芯片ASIC設(shè)計(jì)與實(shí)現(xiàn)摘 要隨著社會(huì)進(jìn)步和人們生活水平的提高，對(duì)音樂的追求也不斷提高。提高的不只演繹形式等，還有日新月異的播放設(shè)備。其中音樂芯片，因其結(jié)構(gòu)簡單、易實(shí)現(xiàn)、成本低等優(yōu)點(diǎn)被

2、廣泛使用。本畢業(yè)設(shè)計(jì)正是在基本音樂芯片的基礎(chǔ)上，用SPWM合成的方式輸出和弦音樂，來獲取更好的音色。從而實(shí)現(xiàn)更好的音質(zhì)和更棒的音效。和弦音樂芯片由以下部分組成：邏輯控制電路、時(shí)鐘源、地址計(jì)數(shù)器、MIDI存儲(chǔ)器、MIDI譯碼器、SPWM模塊、輸出電路。工作原理為：控制電路從存儲(chǔ)器中讀出代碼，由MIDI譯碼器將其譯碼送至SPWM模塊產(chǎn)生相應(yīng)的頻率，最后由輸出電路輸出。所有設(shè)計(jì)基于FPGA實(shí)現(xiàn)，最終可以通過揚(yáng)聲器和弦播放且可以清晰分辨。采用和核心技術(shù)為SPWM，即脈沖寬度調(diào)制，它是通過改變輸出方波的占空比來改變等效的輸出電壓。所謂SPWM，就是在PWM的基礎(chǔ)上，通過采樣控制理論中的一個(gè)重要結(jié)論：沖量

3、相等而形狀不同的窄脈沖加在具有慣性的環(huán)節(jié)上時(shí)，其效果基本相同。改變調(diào)制脈沖方式，將脈沖寬度按正弦規(guī)律變化就可獲得和正弦波等效的SPWM波形。關(guān)鍵詞：MIDI，SPWM，F(xiàn)PGA，和弦音樂芯片大連東軟信息學(xué)院畢業(yè)設(shè)計(jì)（論文） AbstractASIC Design and Implementation of Polyphonic Music Chip Based on SPWMAbstractWith social progress and the improvement of peoples living standard, pursuit of music is also rising. I

4、mprove not only deductive form change rapidly, and play equipment. The music chip, because of its simple structure, easy realization, low cost advantages are widely used. This graduation design is based on the basic music chip, using SPWM synthetic output polyphonic music, to obtain a better tone. I

5、n order to achieve better quality and better sound.Polyphonic music chip is made up of the following parts: logic control circuit, clock source, the address counter, MIDI memory, MIDI decoder, SPWM module, output circuit. Working principle: the control circuit reads the code from the memory by the M

6、IDI decoder, the decoder is sent to the SPWM module to generate the corresponding frequency, finally output by the output circuit.All the design is based on FPGA, and finally through the speaker chords play and can clearly distinguish. The core technology for SPWM, namely pulse width modulation, it

7、is through the change in output voltage output square wave duty cycle to change the equivalent. The so-called SPWM, is based on PWM, by sampling one of the important conclusions of control theory: impulse equal and different shapes of narrow pulse in inertia link, the effect is basically the same. C

8、hange the way of pulse width modulated pulse, sinusoidal waveform can be obtained and the equivalent of SPWM.Key words: MIDI, SPWM, FPGA, Polyphonic Music Chip大連東軟信息學(xué)院畢業(yè)設(shè)計(jì)（論文） 目錄目 錄 TOC o 1-3 u 摘 要 PAGEREF _Toc385948200 h IAbstract PAGEREF _Toc385948201 h II第1章緒 論 PAGEREF _Toc385948202 h 11.1 課題研究背景

9、與意義 PAGEREF _Toc385948203 h 11.2 課題研究內(nèi)容與方法 PAGEREF _Toc385948204 h 11.3 課題研究現(xiàn)狀 PAGEREF _Toc385948205 h 1第2章關(guān)鍵技術(shù)介紹 PAGEREF _Toc385948206 h 32.1 類MIDI音樂技術(shù) PAGEREF _Toc385948207 h 32.2 SPWM技術(shù) PAGEREF _Toc385948208 h 32.3 分時(shí)輸出技術(shù) PAGEREF _Toc385948209 h 42.4 設(shè)計(jì)技術(shù) PAGEREF _Toc385948210 h 4第3章系統(tǒng)需求分析 PAGERE

10、F _Toc385948211 h 63.1 系統(tǒng)設(shè)計(jì)目標(biāo) PAGEREF _Toc385948212 h 63.2 系統(tǒng)功能需求 PAGEREF _Toc385948213 h 63.3 系統(tǒng)非功能需求 PAGEREF _Toc385948214 h 63.4 系統(tǒng)開發(fā)環(huán)境 PAGEREF _Toc385948215 h 63.5 系統(tǒng)可行性分析 PAGEREF _Toc385948216 h 73.5.1 技術(shù)可行性 PAGEREF _Toc385948217 h 73.5.2 經(jīng)濟(jì)可行性 PAGEREF _Toc385948218 h 7第4章系統(tǒng)設(shè)計(jì) PAGEREF _Toc38594

11、8219 h 84.1 體系結(jié)構(gòu)設(shè)計(jì) PAGEREF _Toc385948220 h 84.2 控制通道設(shè)計(jì) PAGEREF _Toc385948221 h 84.3 數(shù)據(jù)通道設(shè)計(jì) PAGEREF _Toc385948222 h 10第5章系統(tǒng)實(shí)現(xiàn) PAGEREF _Toc385948223 h 125.1環(huán)境配置 PAGEREF _Toc385948224 h 125.2設(shè)計(jì)實(shí)現(xiàn) PAGEREF _Toc385948225 h 12第6章結(jié)論 PAGEREF _Toc385948226 h 34參考文獻(xiàn) PAGEREF _Toc385948227 h 35致 謝 PAGEREF _Toc38

12、5948228 h 37附錄A PAGEREF _Toc385948229 h 38大連東軟信息學(xué)院畢業(yè)設(shè)計(jì)（論文）- 第1章緒 論1.1 課題研究背景與意義隨著電子技術(shù)的飛速發(fā)展，微電子技術(shù)的進(jìn)步主要表現(xiàn)在大規(guī)模集成電路加工技術(shù)即半導(dǎo)體工藝技術(shù)的發(fā)展上，本征半導(dǎo)體的工藝水平線寬已經(jīng)邁向14nm時(shí)代，并在不斷縮小，而在硅片單位面積上，集成了更多的晶體管。集成電路設(shè)計(jì)正在不斷地向超大規(guī)模，極低功耗和極高速的方向發(fā)展，電子產(chǎn)品的功能越來越強(qiáng)大，體積越來越小，功耗越來越低。1.2 課題研究內(nèi)容與方法該和弦音樂芯片由以下部分組成：邏輯控制電路、時(shí)鐘源、地址計(jì)數(shù)器、MIDI存儲(chǔ)器、MIDI譯碼器、SPW

13、M模塊、輸出電路。工作原理為：控制電路從存儲(chǔ)器中讀出代碼，由MIDI譯碼器將其譯碼送至SPWM模塊產(chǎn)生相應(yīng)的頻率，最后由輸出電路輸出。所有設(shè)計(jì)基于FPGA實(shí)現(xiàn)，最終可以通過揚(yáng)聲器和弦播放且可以清晰分辨。采用核心技術(shù)為SPWM，即脈沖寬度調(diào)制，它是通過改變輸出方波的占空比來改變等效的輸出電壓。所謂SPWM，就是在PWM的基礎(chǔ)上，通過采樣控制理論中的一個(gè)重要結(jié)論：沖量相等而形狀不同的窄脈沖加在具有慣性的環(huán)節(jié)上時(shí)，其效果基本相同。改變調(diào)制脈沖方式，將脈沖寬度按正弦規(guī)律變化就可獲得和正弦波等效的SPWM波形。1.3 課題研究現(xiàn)狀FPGA現(xiàn)場可編程門陣列（Field Programmable Gate

14、Array）是20世紀(jì)80年代中期出現(xiàn)的 高密度 可編程邏輯器件。FPGA及其軟件系統(tǒng)是開發(fā)數(shù)字電路的最新技術(shù)。他利用EDA技術(shù)，以電路 原理圖、硬件描述語言、狀態(tài)機(jī)等形式輸入設(shè)計(jì)邏輯；它提供功能模擬、時(shí)序 仿真等模擬手段，在功能模擬和時(shí)序仿真度滿足要求后，經(jīng)過一系列的變換，將輸入邏輯轉(zhuǎn) 換成FPGA器件的編程文件，以實(shí)現(xiàn)專用集成電路。目前，電子產(chǎn)品的生命周期越來越短，許多消費(fèi)類電子產(chǎn)品的生命周期只有一年左右的時(shí)間，因而只有縮短產(chǎn)品的開發(fā)周期才能在市場競爭中爭取有利位置。與固定邏輯器件相比，可編程邏輯器件可以大大縮短開發(fā)周期。而隨著集成電路制造工藝的進(jìn)步，可編程邏輯器件的設(shè)計(jì)水平不斷提高，其成

15、本已經(jīng)降到可以在消費(fèi)類電子產(chǎn)品中大量使用的程度。從當(dāng)前技術(shù)發(fā)展的趨勢來看，可編程邏輯器件將逐步替代大部分固定邏輯器件成為未來邏輯器件的主力軍。DE2開發(fā)平臺(tái)在各個(gè)大學(xué)的教學(xué)和科研過程中應(yīng)用最為廣泛的一種器件，它平臺(tái)穩(wěn)定，性能優(yōu)異。美國的Wright-Patterson空軍科研基地也曾給予這款開發(fā)板很高的評(píng)價(jià)，認(rèn)為其是一種設(shè)計(jì)應(yīng)用方面較廣的一款板卡。目前，全球很多知名高校都在應(yīng)用這一板卡，在其上面對(duì)微處理器、數(shù)字邏輯等嵌入式的教學(xué)科研當(dāng)中，眾多大學(xué)的爭先研究和開發(fā)也體現(xiàn)了一款好的板卡在教學(xué)領(lǐng)域的發(fā)展前景，DE2平臺(tái)從事教學(xué)和集成電路的研究越來越收到廣泛的好評(píng)，所以目前高校，包括國內(nèi)的重點(diǎn)科研項(xiàng)目

16、都會(huì)用很正規(guī)化、體系化的DE2平臺(tái)。 大連東軟信息學(xué)院畢業(yè)設(shè)計(jì)（論文）第2章關(guān)鍵技術(shù)介紹在此首先對(duì)論文所涉及到的關(guān)鍵技術(shù)進(jìn)行簡要的介紹，下面再針對(duì)具體的技術(shù)進(jìn)行說明。2.1 類MIDI音樂技術(shù)類MIDI音樂：將MIDI音樂進(jìn)行精簡處理以用來節(jié)省ROM存儲(chǔ)空間的二進(jìn)制文件。對(duì)于本芯片而言，只需時(shí)間差、聲道、音符、力度四種信息，所以將MIDI文件中的文件頭，音軌中的歌曲信息，節(jié)拍，音調(diào)等等都刪除。不僅大大節(jié)省了ROM的存儲(chǔ)空間，同時(shí)也大大提高了芯片的速率。2.2 SPWM技術(shù)SPWM：其中PWM是Pulse Width Modulation（脈沖寬度調(diào)制）的意思，它的工作方式是通過改變輸出波形的占

17、空比來改變與其相等效的輸出電壓。它廣泛地用于電動(dòng)機(jī)的調(diào)速與閥門的控制，例如電動(dòng)車電機(jī)的變速就是使用這種工作方式。而所謂的SPWM，就是在PWM的基礎(chǔ)上，通過采樣控制理論中的一個(gè)重要結(jié)論：沖量相等而形狀不同的窄脈沖加在具有慣性的環(huán)節(jié)上時(shí)，其效果基本相同。改變了調(diào)制脈沖方式，用脈沖寬度按正弦規(guī)律變化而和正弦波等效的PWM波形即SPWM波形控制逆變電路中開關(guān)器件的通斷，使其輸出的脈沖電壓的面積與所希望輸出的正弦波在相應(yīng)區(qū)間內(nèi)的面積相等，通過改變調(diào)制波的頻率和幅值則可調(diào)節(jié)逆變電路。具體過程： 首先用軟件生成一張正弦表，如圖2.1。圖2.1正弦表假設(shè)PWM的頻率位1KHZ，那么在每次PWM中斷的時(shí)候，改

18、變一次PWM的占空比，改變的規(guī)律如正弦表，那么最終輸出波形如圖2.2。圖2.2輸出波形經(jīng)過低通濾波器濾波之后就變成了圖2.3。圖2.3低通濾波其頻率為1/(256*(1/1000)= 3.90625HZ。這是抽取256個(gè)采樣點(diǎn)的情況，如果在正弦表中均勻的抽取128個(gè)點(diǎn)，那么頻率就變?yōu)榱?.8125HZ。只是頻率增倍了。所以通過上面的分析，我們可以看出只要找到合適的抽樣規(guī)律就能得到需要的頻率了。2.3 分時(shí)輸出技術(shù)分時(shí)輸出：即采用時(shí)間片輪轉(zhuǎn)法對(duì)多個(gè)輸出同時(shí)做出響應(yīng)。分時(shí)系統(tǒng)把時(shí)鐘分成若干個(gè)時(shí)間片，然后以時(shí)間片為單位輪流為多個(gè)輸出提供服務(wù)，大多數(shù)輸出會(huì)用到多個(gè)時(shí)間片才能完成輸出任務(wù)，因此宏觀上實(shí)現(xiàn)

19、了多個(gè)輸出端同時(shí)輸出的功能，而微觀上仍是依次輸出功能。2.4 設(shè)計(jì)技術(shù)自上而下設(shè)計(jì)：數(shù)字系統(tǒng)的設(shè)計(jì)方法一般有自上而下設(shè)計(jì)和自下而上設(shè)計(jì)兩大類。而自上而下的設(shè)計(jì)一般都是從系統(tǒng)級(jí)開始，系統(tǒng)被劃分為若干個(gè)基本單元的模塊，其次每個(gè)基本單元的模塊又被劃分成下一層的若干個(gè)基本單元的模塊，以此類推一直到可以直接使用EDA工具元件庫中的基本元件實(shí)現(xiàn)為止。在某種意義上，自下而上的設(shè)計(jì)的過程相當(dāng)于是自上而下的設(shè)計(jì)的逆過程。同樣自下而上的設(shè)計(jì)也是從系統(tǒng)級(jí)開始，即從設(shè)計(jì)樹的樹根階段開始對(duì)整個(gè)設(shè)計(jì)進(jìn)行逐層的劃分，但是必須從現(xiàn)有的基本單元出發(fā)，所以劃分時(shí)首先要考慮的是基本單元是否存在，最終設(shè)計(jì)最底層的單元或者是已經(jīng)制造出

20、來的各個(gè)單元，或者是已開發(fā)好的單元或者是可通過外購得到的基本單元。自下而上的設(shè)計(jì)流程包括：首先獨(dú)立的設(shè)計(jì)與優(yōu)化各個(gè)子模塊，然后在頂層的設(shè)計(jì)中集成所有已經(jīng)優(yōu)化好了的子模塊，最后進(jìn)行總體設(shè)計(jì)的驗(yàn)證與實(shí)現(xiàn)。在綜合和優(yōu)化之后可以將各個(gè)子模塊中具有的單獨(dú)的網(wǎng)表整合在頂層的模塊中。這樣在頂層模塊設(shè)計(jì)中，各個(gè)子模塊之間的性能都各自獨(dú)立，不會(huì)相互影響。由于在高層次進(jìn)行設(shè)計(jì)的主要是仿真和調(diào)試的過程，所以能夠盡早的發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)上的錯(cuò)誤，就可以減少設(shè)計(jì)工作的浪費(fèi)，同時(shí)又可以減少模塊邏輯仿真的工作量。圖2.4為自上而下(top-down)的設(shè)計(jì)示意圖。圖2.4 自上而下的設(shè)計(jì)示意圖本論文對(duì)SPWM的和弦音樂芯片電路的

21、設(shè)計(jì)，采用自上而下(top-down) 的正向設(shè)計(jì)方法。根據(jù)自上而下的設(shè)計(jì)思想，對(duì)系統(tǒng)進(jìn)行功能模塊的劃分和優(yōu)化。所有功能模塊之間相互獨(dú)立而且可以互相進(jìn)行引用，最終將各模塊實(shí)例化到一個(gè)頂層的模塊中，形成一個(gè)完整的模塊。第3章系統(tǒng)需求分析3.1 系統(tǒng)設(shè)計(jì)目標(biāo)芯片核心基于SPWM方式合成，精度最少達(dá)到10HZ。最終可以通過FPGA開發(fā)板實(shí)現(xiàn)和弦發(fā)聲；并且進(jìn)行綜合、DFT、ATPG、布局布線、DRC、LVS等一系列數(shù)字系統(tǒng)設(shè)計(jì)EDA工具驗(yàn)證。3.2 系統(tǒng)功能需求根據(jù)需求調(diào)研結(jié)果確定本系統(tǒng)主要包括以下功能模塊。系統(tǒng)主要由類MIDI音樂的ROM提供樂曲的信息，并通過狀態(tài)機(jī)的控制分別送給各個(gè)對(duì)應(yīng)的模塊，即時(shí)

22、間差、聲道、音符、力度四個(gè)分模塊。其中時(shí)間差模塊由時(shí)間差寄存器、時(shí)間差計(jì)數(shù)器和時(shí)間差比較器3個(gè)器件組成，來實(shí)現(xiàn)等待時(shí)間差的操作；聲道模塊由聲道寄存器和聲道譯碼器2個(gè)器件組成，來實(shí)現(xiàn)選擇哪個(gè)聲道發(fā)聲的功能；音符模塊由音符寄存器、音符暫存器和音符譯碼器3個(gè)器件組成，來得出頻率系數(shù)，并根據(jù)聲道送至SPWM模塊，產(chǎn)生相應(yīng)的頻率；力度模塊由力度寄存器、力度暫存器和力度譯碼器3個(gè)器件組成，來得出頻率幅值系數(shù)，并根據(jù)聲道送至SPWM模塊，進(jìn)行相應(yīng)的頻率幅值變換。時(shí)間差、聲道、音符、力度模塊的各個(gè)輸出將在狀態(tài)機(jī)的控制下同時(shí)送給SPWM模塊。SPWM模塊由SIN表的ROM、ROM地址產(chǎn)生器、0-145循環(huán)計(jì)數(shù)器

23、、SIN表與計(jì)數(shù)器數(shù)值的比較器和幅值加法器5個(gè)模塊組成，來產(chǎn)生對(duì)應(yīng)音符頻率的輸出。為實(shí)現(xiàn)和弦輸出，本系統(tǒng)采用5聲道和弦，所有使用5個(gè)SPWM模塊，最終將輸出送給分時(shí)輸出模塊，來實(shí)現(xiàn)和弦發(fā)聲。3.3 系統(tǒng)非功能需求（1）性能此設(shè)計(jì)使用FPGA作為系統(tǒng)的主控芯片，現(xiàn)如今FPGA的高速數(shù)據(jù)處理能力，和它豐富的利用資源，以及強(qiáng)大的邏輯功能，能夠根據(jù)自己設(shè)計(jì)的實(shí)際需求進(jìn)行靈活的資源采集分配。（2）成本本設(shè)計(jì)以Altera Cyclone 系列的DE2開發(fā)板作為可編程ASIC器件，在Quartus II 12.1環(huán)境中進(jìn)行仿真。所以成本較低。3.4 系統(tǒng)開發(fā)環(huán)境 硬件環(huán)境：Altera Cyclone E

24、P2C35F672C6軟件環(huán)境：Quartus II 12.1 / Modelsim SE 6.53.5 系統(tǒng)可行性分析3.5.1 技術(shù)可行性基于FPGA芯片的設(shè)計(jì)在設(shè)計(jì)及其改進(jìn)發(fā)面更加靈活的特點(diǎn)，同時(shí)采用Verilog作為硬件描述語言進(jìn)行設(shè)計(jì)輸入，數(shù)字系統(tǒng)的抽象行為與功能根植于具體的內(nèi)部線路結(jié)構(gòu)中，從而能夠在電路設(shè)計(jì)的各個(gè)層次和各個(gè)階段進(jìn)行電腦模擬的實(shí)踐認(rèn)證，保證了設(shè)計(jì)過程中的正確率和成功率。通過設(shè)計(jì)芯片來完成的系統(tǒng)功能，可以由設(shè)計(jì)者定義器件的內(nèi)部邏輯結(jié)構(gòu)及管腳，將以前由電路板設(shè)計(jì)完成的多部分工作放在芯片的設(shè)計(jì)中即可完成。這樣即通過芯片設(shè)計(jì)就實(shí)現(xiàn)了多種數(shù)字邏輯系統(tǒng)的功能。又因?yàn)楣苣_定義的靈活

25、性，從而大大減輕了電路圖的設(shè)計(jì)和電路板的設(shè)計(jì)工作量與難度，顯著提高了工作效率。減少以往使用的芯片的數(shù)量，縮小系統(tǒng)體積，降低能源使用消耗，縮短了開發(fā)設(shè)計(jì)周期，大大降低設(shè)計(jì)的成本；從而是系統(tǒng)的性能和穩(wěn)定性大大提高。3.5.2 經(jīng)濟(jì)可行性該設(shè)計(jì)將和弦音樂芯片核心集成在可編程邏輯器件FPGA芯片上，大大簡化了外圍電路。既減少了使用芯片的數(shù)量和種類，而且起到了降低功耗，縮小體積，提高系統(tǒng)的整體性能作用，系統(tǒng)在使用中的故障率大大的減少。此外，基于可編程邏輯器件采用Verilog為硬件描述語言進(jìn)行設(shè)計(jì)。在此設(shè)計(jì)的各個(gè)階段、各個(gè)層次來進(jìn)行計(jì)算機(jī)模擬驗(yàn)證。既保證了設(shè)計(jì)過程的正確性，又能夠有效的降低設(shè)計(jì)的成本，縮

26、短設(shè)計(jì)的周期，具有廣泛的前景。第4章系統(tǒng)設(shè)計(jì)4.1 體系結(jié)構(gòu)設(shè)計(jì)系統(tǒng)體系架構(gòu)如圖4.1所示。根據(jù)系統(tǒng)功能需求，分別為類MIDI音樂ROM，時(shí)間差模塊，聲道模塊，音符模塊，力度模塊，SPWM模塊和分時(shí)輸出模塊。其中類MIDI音樂ROM為時(shí)間差、聲道、音符、力度模塊提供數(shù)據(jù)，這四個(gè)模塊對(duì)數(shù)據(jù)進(jìn)行處理后，同時(shí)送給SPWM模塊，在SPWM模塊中產(chǎn)生輸出，送至分時(shí)輸出模塊，最終通過揚(yáng)聲器實(shí)現(xiàn)和弦發(fā)聲。圖4.1 系統(tǒng)體系結(jié)構(gòu)4.2 控制通道設(shè)計(jì)根據(jù)系統(tǒng)體系結(jié)構(gòu)畫出控制通道如圖4.2所示，首先進(jìn)入空閑狀態(tài)，接著無條件跳轉(zhuǎn)進(jìn)入取時(shí)間差狀態(tài)，并判斷時(shí)間差是否是動(dòng)態(tài)字節(jié)，如果是動(dòng)態(tài)字節(jié)，則跳轉(zhuǎn)回取時(shí)間差狀態(tài)繼續(xù)取

27、時(shí)間差，否則跳轉(zhuǎn)至等待時(shí)間差狀態(tài)。等待相應(yīng)的時(shí)間差后跳轉(zhuǎn)至取聲道模塊并對(duì)數(shù)據(jù)進(jìn)行判斷，如果高4位是1001則數(shù)據(jù)為聲道，跳轉(zhuǎn)至取音符模塊，否則數(shù)據(jù)為音符，跳轉(zhuǎn)至取力度模塊，隨后無條件跳轉(zhuǎn)至SPWM發(fā)聲模塊，最后在跳轉(zhuǎn)回取時(shí)間差模塊，進(jìn)入下一次循環(huán)。下面列出各個(gè)狀態(tài)的控制信號(hào)與詳細(xì)狀態(tài)，如下表4.1所示。圖4.2控制通道表4.1控制通道狀態(tài)控制信號(hào)詳細(xì)狀態(tài)Idle！startGet_timestartrom_address=rom_address+1（en）使能信號(hào)en有效地址累加器+1;Reg=0將時(shí)間差移位寄存器清零Dynamic_timeReg13:7=Reg6:0Reg6:0=Data_

28、out6:0移位寄存器工作原理；Counter=0將時(shí)間差計(jì)數(shù)器清零;waitData_out7!=1ROM數(shù)據(jù)最高位不為1跳轉(zhuǎn)；Counter!=Reg,111b0計(jì)數(shù)器與寄存器左移11位不相等則繼續(xù)等待；Counter24:0=Counter24:0 + 1 計(jì)數(shù)器執(zhí)行+1操作;Get_channelCounter=Reg,111b0計(jì)數(shù)器與寄存器左移11位相等;rom_address=rom_address+1（en）使能信號(hào)en有效地址累加器+1;Judgeif(Data_out4=4b1001) reg_channel=Data_out如果ROM數(shù)據(jù)高4位=1001則將該數(shù)據(jù)存儲(chǔ)進(jìn)聲

29、道寄存器;Get_noteData_out7:4=1001如果ROM數(shù)據(jù)高四位等于1001則進(jìn)行取音符rom_address=rom_address+1（en）使能信號(hào)en有效地址累加器+1;Get_IntensityData_out7:4!=1001如果ROM數(shù)據(jù)高四位不等于1001則進(jìn)行去力度rom_address=rom_address+1（en）使能信號(hào)en有效地址累加器+1;Temporary_note=Data_out將ROM數(shù)據(jù)存入音符暫存器PWMTemporary_Intensity=Data_out將ROM數(shù)據(jù)存入力度暫存器4.3 數(shù)據(jù)通道設(shè)計(jì)根據(jù)系統(tǒng)體系結(jié)構(gòu)和控制通道畫出系

30、統(tǒng)的數(shù)據(jù)通道，如圖4.3所示，數(shù)據(jù)通道中包含18個(gè)模塊，下面寫出各個(gè)功能模塊的模塊名、功能、輸入輸出端口，如下表4.2所示。圖4.3 數(shù)據(jù)通道表4.2數(shù)據(jù)通道模塊名模塊功能輸入端口輸出端口地址累加器ROM_addr產(chǎn)生ROM數(shù)據(jù)地址地址加1使能信號(hào)en，時(shí)鐘信號(hào)clk，復(fù)位信號(hào)rstROM地址addr12:0只讀內(nèi)存ROM存儲(chǔ)類MIDI音樂ROM地址addr12：0，時(shí)鐘信號(hào)clk，復(fù)位信號(hào)rstROM數(shù)據(jù)Data_out7:0時(shí)間差移位寄存器Reg_time存儲(chǔ)ROM中的時(shí)間差使能信號(hào)en1，時(shí)鐘信號(hào)clk，復(fù)位信號(hào)rst，清零信號(hào)clear，ROM數(shù)據(jù)Data_out7:0時(shí)間差數(shù)據(jù)（左移

31、11位同步時(shí)鐘）Data_time24:0時(shí)間計(jì)數(shù)器time_counter計(jì)數(shù)時(shí)鐘信號(hào)clk，復(fù)位信號(hào)rst，清零信號(hào)clear計(jì)數(shù)值Data_counter24:0時(shí)間差比較器time_equality比較時(shí)間差與計(jì)數(shù)器是否相等時(shí)間差數(shù)據(jù)Data_time24:0, 計(jì)數(shù)值Data_counter24:0相等equality0:0續(xù)前表4.2聲道寄存器Reg_channel寄存聲道數(shù)據(jù)使能信號(hào)en1，時(shí)鐘信號(hào)clk，復(fù)位信號(hào)rst，ROM數(shù)據(jù)Data_out7:0寄存聲道數(shù)據(jù)Data_chan7:0聲道譯碼器Decoder1譯碼聲道數(shù)據(jù)寄存聲道數(shù)據(jù)Data_chan7:0聲道Data_C2

32、:0音符暫存器Temporary_n暫存音符數(shù)據(jù)使能信號(hào)en2，時(shí)鐘信號(hào)clk，復(fù)位信號(hào)rst，ROM數(shù)據(jù)Data_out7:0音符數(shù)據(jù)Data_note7:0力度暫存器Temporary_i暫存力度數(shù)據(jù)使能信號(hào)en3，時(shí)鐘信號(hào)clk，復(fù)位信號(hào)rst ROM數(shù)據(jù)Data_out7:0力度數(shù)據(jù)Data_inte7:0音符寄存器Reg_note寄存音符數(shù)據(jù)使能信號(hào)en4，時(shí)鐘信號(hào)clk，復(fù)位信號(hào)rst，音符數(shù)據(jù)Data_note7:0音符數(shù)據(jù)Data_note7:0音符譯碼器Decoder2譯碼音符數(shù)據(jù)音符數(shù)據(jù)Data_note7:0譯碼音符Data_n5:0PWM地址累加器PWM_addr產(chǎn)生P

33、WM_ROM地址使能信號(hào)en5，時(shí)鐘信號(hào)clk，復(fù)位信號(hào)rst，譯碼音符Data_note7:0PWM_ROM地址addr_p8:0PWM只讀內(nèi)存PWM_ROM存儲(chǔ)正弦表PWM_ROM地址addr_p8:0正弦表數(shù)據(jù)Data_s7:0力度寄存器Reg_intensity寄存聲道數(shù)據(jù)使能信號(hào)en4，時(shí)鐘信號(hào)clk，復(fù)位信號(hào)rst，力度數(shù)據(jù)Data_inte7:0力度數(shù)據(jù)Data_inte7:0力度譯碼器Decoder3譯碼力度數(shù)據(jù)力度數(shù)據(jù)Data_inte7:0譯碼力度Data_i3:0減法器Sub正弦表數(shù)據(jù)減力度數(shù)據(jù)正弦表數(shù)據(jù)Data_s7:0，力度數(shù)據(jù)Data_inte7:0，時(shí)鐘信號(hào)clk

34、，復(fù)位信號(hào)rst頻率數(shù)據(jù)Data7:0PWM循環(huán)計(jì)數(shù)器PWM_counter循環(huán)計(jì)數(shù)1-145時(shí)鐘信號(hào)clk，復(fù)位信號(hào)rst計(jì)數(shù)值Data_p7：0，使能信號(hào)en5PWM比較器comparer比較頻率數(shù)據(jù)與循環(huán)計(jì)數(shù)器的值輸出高低電平時(shí)鐘信號(hào)clk，復(fù)位信號(hào)rst，計(jì)數(shù)值Data_p7：0，頻率數(shù)據(jù)Data7:0f大連東軟信息學(xué)院畢業(yè)設(shè)計(jì)（論文）第5章系統(tǒng)實(shí)現(xiàn)5.1環(huán)境配置硬件環(huán)境：Altera Cyclone EP2C35F672C6軟件環(huán)境：Quartus II 12.15.2設(shè)計(jì)實(shí)現(xiàn)（1）代碼使用Verilog描述硬件的基本設(shè)計(jì)單元是模塊（module）。構(gòu)建復(fù)雜的電子電路，主要是通過模塊

35、的相互連接調(diào)用來實(shí)現(xiàn)的。模塊被包含在關(guān)鍵字module、endmodule之內(nèi)。實(shí)際的電路元件。Verilog中的模塊類似C語言中的函數(shù)，它能夠提供輸入、輸出端口，可以實(shí)例調(diào)用其他模塊，也可以被其他模塊實(shí)例調(diào)用。模塊中可以包括組合邏輯部分、過程時(shí)序部分。以下為狀態(tài)機(jī)模塊的代碼實(shí)現(xiàn)：根據(jù)狀態(tài)轉(zhuǎn)換圖定義10個(gè)狀態(tài)，寫出各個(gè)狀態(tài)的跳轉(zhuǎn)條件，并且給各個(gè)狀態(tài)控制下的使能信號(hào)賦值。module zt(Clk,Rst,A,B,C,equality,en1,en2,en3,en4,en5,en6,en7,Clear1,Clear2); input Clk,Rst,A,B,C, equality; output

36、 Clear1, Clear2,en1,en2,en3,en4,en5,en6,en7; reg3:0state,nextstate; wire en1,en2,en3,en4,en5,en6,en7; parameter Idle=4b0000, Get_time=4b0001, Dynamic_time=4b0010, Wait=4b0011, Get_channel=4b0100, Judge=4b0101, Get_note=4b0110, Get_intensity=4b0111, PWM=4b1000, End=4b1001; assign en1=(state=Dynamic_t

37、ime)&(A=1)|(state=Get_channel)|(state=Judge)|(state=Get_note)|(state=Get_intensity)?1b1:1b0;/addr+1/ assign en2=(state=Dynamic_time)?1b1:1b0;/time_reg/ assign en3=(B=1)&(state=Judge)?1b1:1b0;/channel_reg/ assign en4=(state=Get_intensity)?1b1:1b0;/note_reg/ assign en5=(state=PWM)?1b1:1b0;/inte_reg/ a

38、ssign en7=(B=0)&(state=Judge)|(state=Get_note)?1b1:1b0; assign Clear1=(state=Dynamic_time)?1b1:1b0; assign Clear2=(state=Get_channel)?1b1:1b0; assign en6=(state=Dynamic_time)?1b1:1b0; always(posedge Clk) if(Rst) state=Idle; else state ./reports/scan_path.rpt/report_timing -delay min ./reports/scanne

39、d.timing.hold.rpt/report_timing -delay max ./reports/scanned.timing.setup.rpt/report_area ./reports/scanned.area.rpt/write_sdc ./test/scanned.sdc/寫出測試文件圖5.9為加入掃描鏈后的DFT效果圖。圖5.9 DFT效果圖（6）ATPGATPG（Automatic Test Pattern Generation）自動(dòng)測試圖樣產(chǎn)生，是在半導(dǎo)體集成電路測試的過程中，測試圖形向量由程序自動(dòng)生成，它是衡量測試錯(cuò)誤覆蓋率的重要指標(biāo)。超大規(guī)模集成電路的測試平臺(tái)，要達(dá)

40、到非常高的錯(cuò)誤覆蓋率是非常困難的工作，因?yàn)樗囊?guī)模巨大，復(fù)雜度高，不能采用原始的測試發(fā)法，這時(shí)ATPG應(yīng)運(yùn)而生。針對(duì)組合邏輯電路和時(shí)序邏輯電路的電路測試，必須使用不同的ATPG方法?，F(xiàn)在被廣泛采用的算法有：D算法、FAN算法和PODEM算法。其中任何一種算法都有一種叫做“path sensitization（路徑敏化）”的技術(shù)，即在電路中找尋一條路徑以使得路徑中的錯(cuò)誤都能表現(xiàn)在路徑的輸出端。一個(gè)ATPG的周期可以分為兩個(gè)階段：測試的生成：a）錯(cuò)誤選擇，選擇需要測試的錯(cuò)誤。b）初始，尋找合適的輸入向量集。c）傳輸向量集。d）比較結(jié)果。測試的應(yīng)用。本設(shè)計(jì)ATPG采用Synopsys公司的Tetra

41、MAX軟件執(zhí)行。因?yàn)镾ynopsys公司的TetraMAX 軟件是ATPG業(yè)界最易于操作且功能最強(qiáng)的自動(dòng)測試圖樣（向量）生成的工具。對(duì)于各種各樣不同的設(shè)計(jì)，TetraMAX有能力在最短的時(shí)間內(nèi)，生成最接近完美的最小的測試向量，即具有最高的故障覆蓋率。TetraMAX不光支持不完全掃描或全掃描的設(shè)計(jì)，同時(shí)還提供故障仿真與分析能力。以下為ATPG執(zhí)行命令：read_netlist ./output/scanned.v/讀取網(wǎng)表文件read_netlist -library /opt/Technology/Artisan/aci/sc-x/verilog/smic18.v/讀取smic18工藝文件r

42、ead_netlist -library /opt/Technology/SMIC_IO_SP018W_V1.7/SP018W_release_V1p7/verilog/讀取工藝庫文件set_drc test/scanned.spf /讀取drc測試文件run_drc/跑drcadd_faults all/模型選擇set_atpg -abort 1000/迭代1000次run_atpg/跑atpgreport_summariesreport_patterns -summarywrite_patterns ./output/pattern.stil -replace -format stilwr

43、ite_patterns ./output/pattern.v -replace -format verilogwrite_faults ./output/faults.AU -replace -class au/輸出結(jié)果（7）布局布線大規(guī)模集成電路的布局布線和設(shè)計(jì)方式密切相關(guān)，常用的設(shè)計(jì)方式主要有全定制式、半定制式和定制式等三類方式。不同的設(shè)計(jì)方式有不同的布局布線要求，相應(yīng)的，在利用計(jì)算機(jī)自動(dòng)設(shè)計(jì)時(shí)需要采用不同的計(jì)算方式和程序。但不論那種設(shè)計(jì)方法，自動(dòng)布局布線的基本流程都是一樣的。先從整個(gè)邏輯電路構(gòu)成后形成的相應(yīng)文件電路的網(wǎng)表開始，把若干晶體管電路劃分成各個(gè)模塊，其次根據(jù)模塊面積和模塊間的連

44、接關(guān)系，對(duì)每個(gè)模塊進(jìn)行布圖。然后進(jìn)行布線操作，完成模塊間的連接，如果布線時(shí)發(fā)現(xiàn)布圖有不合適的地方，就進(jìn)行重新布圖操作。由于布線操作較為復(fù)雜，在布線過程中將布線操作劃分為總體布線和詳細(xì)布線兩個(gè)步驟?？傮w布線會(huì)將整個(gè)線網(wǎng)合理地分配在合適的布線區(qū)，盡量避免局部擁擠，再進(jìn)行詳細(xì)布線，確定各部分的連接線網(wǎng)。詳細(xì)布線時(shí)可能與總體布線相沖突，這就需要重新進(jìn)行總體布線。因此，整個(gè)布局布線是一個(gè)反復(fù)迭代求解的過程。布局完成后還有有一個(gè)力求減小集成電路芯片面積，對(duì)布圖進(jìn)行壓縮，或者叫優(yōu)化處理的要求。優(yōu)化布圖的結(jié)果，不僅能減小集成電路芯片的面積，還會(huì)達(dá)到便于制版，增加產(chǎn)品的成品率，提高產(chǎn)品性能的目的。布線的電阻和線

45、間電容會(huì)增大產(chǎn)品工作中的時(shí)間延遲，盡可能的縮短網(wǎng)線，減少布線的電阻和線間電容，就會(huì)減少延時(shí)，提高產(chǎn)品性能。布局布線設(shè)計(jì)完成后，還要進(jìn)行版圖驗(yàn)證，檢查版圖是否符合“設(shè)計(jì)規(guī)則”和“電學(xué)規(guī)則”，并提取版圖參數(shù)，通過仿真（模擬），測試等檢查集成電路的工作性能，最后形成版圖設(shè)計(jì)文件。本設(shè)計(jì)整個(gè)數(shù)字版圖的布局布線基于Cadence 公司的SOC Encounter軟件完成：Design_import目的：讀入設(shè)計(jì)所需的庫文件和設(shè)計(jì)文件。 菜單操作：Design design import。圖5.10 Design import在 basic 模式：導(dǎo)入上述準(zhǔn)備好的設(shè)計(jì)網(wǎng)單（Verilog Nelist）.

46、v 文件，時(shí)序庫文件（TimingLibraries）.lib 文件，LEF 文件，設(shè)計(jì)的時(shí)序約束文件（Timing Constraint）sdc 文件。圖5.11 詳細(xì)設(shè)置Global Net Connection目的：把標(biāo)準(zhǔn)單元，電源 pad 等版圖中用到的 cell 的 pin 和電源的 net 一一對(duì)應(yīng)起來。菜單操作：在 encounter 的工具列 , 按 Floorplan - Connections Global Net。圖5.12 Connections Global NetFloorPlan目的：對(duì)整個(gè)版圖進(jìn)行布局規(guī)劃菜單操作：菜單選擇 FloorPlanSpecify Fl

47、oorPlan，在彈出的對(duì)話框中對(duì)將要進(jìn)行的設(shè)計(jì)進(jìn)行一個(gè)整體的規(guī)劃。圖5.13 FloorPlanAdd Power Rings目的：添加core的電源環(huán)和地環(huán)，在數(shù)字標(biāo)準(zhǔn)單元區(qū)域的周圍放置power ring，用于提供數(shù)字部分的電源和地。菜單操作：按 Power - Power Planning - Add Ring。圖5.14 Add RingPlacement Blockage目的：在電源的Stripes和Routing的blockage的地方放置一些blockage，防止在這些地方place標(biāo)準(zhǔn)單元。菜單操作：Place- Specify - Placement Blockage，金屬

48、層M1-M6全選。圖5.15 Placement BlockagePlacement目的：放置標(biāo)準(zhǔn)單元。菜單操作：Place - Standard Cells and Blockages。圖5.16 PlacementSpecial Route (SRoute)目的：把標(biāo)準(zhǔn)單元的電源以及給 core 供電的電源 pad 和 core 電源環(huán)連接起來。菜單操作：Route - Special Route。圖5.17 Special RouteClock Tree Synthesis目的: 綜合生成時(shí)鐘樹。菜單操作：Clock - Design Clock。圖5.18 Design ClockPo

49、stCTS Optimization目的：進(jìn)行時(shí)序檢查，若不滿足要求則進(jìn)行時(shí)序優(yōu)化。 菜單操作：第一步：TimingTiming Analysis。圖5.19 Timing Analysis第二步：TimingOptimization。圖5.20 optimizationTrail Routing目的：進(jìn)行初步的布線。 菜單操作：Routing trial route。圖5.21 Trail RoutingNano Routing目的：完成細(xì)致的布線。菜單操作：Route Nano Route Route。圖5.22 RouteAdd Filling目的：放置Filler，使得所有的row上各

50、個(gè)cell的電源連通、地連通。菜單操作：Place Physical Cells ADD Filler。圖5.23 Add FilerVerify connectivity目的：對(duì)整個(gè)版圖的連接進(jìn)行粗略的檢查。菜單操作：VerifyVerify connectivity。Verify Geometry目的：對(duì)整個(gè)版圖的線寬，間距，短路等情況進(jìn)行檢查，類似于 DRC 的功能。 菜單操作：VerifyVerify Geometry。圖5.24 Verify connectivity導(dǎo)出文件類型：GDSII 文件可以在模擬版圖中作為一個(gè)完整單元進(jìn)行調(diào)用。Verilog 文件LVS，以及版圖級(jí)仿真過程

51、中都要用到。 菜單操作：Design Save Netlist。圖5.25 Save NetlistDesign Save GDS/OASIS。圖5.26 Save GDS最終生成的版圖效果圖如圖5.27。圖5.27 版圖（8）DRCdesignrule check即設(shè)計(jì)規(guī)則檢查，布線設(shè)計(jì)完成后，需認(rèn)真檢查布線設(shè)計(jì)是否符合設(shè)計(jì)者所制定的規(guī)則，同時(shí)也需確認(rèn)所制定的規(guī)則是否符合生產(chǎn)工藝的需求。目前眾多的半導(dǎo)體設(shè)計(jì)公司、IP核開發(fā)商和晶圓代工廠，都采用Mentor公司的Calibre工具，來進(jìn)行深亞微米集成電路的物理驗(yàn)證。因?yàn)镃alibre是能在提高驗(yàn)證速率的同時(shí)，優(yōu)化重復(fù)設(shè)計(jì)層次化，它具有先進(jìn)的分

52、層次處理功能。 Calibre DRC工具在版圖的設(shè)計(jì)規(guī)則檢查方面,不光三高（高效能、高容量和高精度）,還具有充分的可調(diào)性，各種約束條件的設(shè)定豐富了它的彈性。即使要驗(yàn)證的系統(tǒng)芯片就由設(shè)計(jì)方法迥異的模擬與數(shù)字電路構(gòu)成的數(shù)?；旌想娐?，它也可以進(jìn)行快捷且方便的驗(yàn)證。它的種種具體表現(xiàn)在以下幾個(gè)方面:多線程能力，Calibre的多線程技術(shù)。結(jié)果瀏覽快捷方便，通過Calibre RVE和版圖編輯器，分析版圖的設(shè)計(jì)規(guī)則檢查的結(jié)果并且進(jìn)行查錯(cuò), 一目了然, 準(zhǔn)確快捷。RVE可以指出錯(cuò)誤的類型和數(shù)目,錄入Highlight命令，可以在版圖上直接表明出錯(cuò)的地方,從而方便快捷地修正整個(gè)版圖中的錯(cuò)誤。不論是規(guī)模不大的

53、模擬電路,還是大規(guī)模的SoC電路,其DRC檢查都可以通過啟動(dòng)RVE,對(duì)照版圖和分析DRC結(jié)果文件,進(jìn)行快速修改錯(cuò)誤或進(jìn)行更深層次的優(yōu)化。軟件運(yùn)行方式可選，在運(yùn)行DRC文件時(shí),不光可以采用快速邊界的命令行的模式,還可以采用直觀豐富的圖形界面模式。檢查內(nèi)容準(zhǔn)確且豐富，不光包括較為簡單的DRC規(guī)則的檢查,如晶體管之間的寬度、模塊之間的間距、各個(gè)器件的包含關(guān)系等的一系列檢查,還包括更深層次的DRC規(guī)則的檢查,如版圖中導(dǎo)線密度的規(guī)則、電路中電流流向的規(guī)則和整個(gè)版圖中天線的規(guī)則等。所檢查的版圖是數(shù)模混合電路時(shí),采用Calibre DRC除進(jìn)行了晶體管之間的寬度、模塊之間的間距、各個(gè)器件的包含關(guān)系等一系列簡

54、單的DRC規(guī)則檢查外,還可以進(jìn)行了一些更深層次的DRC規(guī)則檢查。其結(jié)果得到了眾多晶圓代工廠、半導(dǎo)體設(shè)計(jì)公司和IP核開發(fā)商等的認(rèn)可。本設(shè)計(jì)DRC采用Mentor公司的Calibre DRC軟件執(zhí)行。圖5.28 DRC有7個(gè)錯(cuò)誤利用率太為低，對(duì)無整體影響，所以未做處理。（9）LVSLVS全稱Layout Versus Schematics，是 Calibre LVS的驗(yàn)證工具，用來驗(yàn)證版圖和邏輯圖是否匹配，比較版圖和邏輯圖的晶體管級(jí)的連接性，并且將所有不一致的地方輸出。Calibre LVS是一款出色的線路圖與版圖對(duì)比檢查的工具,自身具有大容量、高效率和高準(zhǔn)確度等諸多優(yōu)點(diǎn)。不但可以在不影響性能的條

55、件下,處理無效的數(shù)據(jù),而且還能對(duì)所有的元件進(jìn)行驗(yàn)證。產(chǎn)生的結(jié)果文件結(jié)構(gòu)清晰明了 ,能有效地幫助用戶快速地消除錯(cuò)誤，從而降低設(shè)計(jì)風(fēng)險(xiǎn)。主要表現(xiàn)在以下幾個(gè)方面: 運(yùn)行模式：有命令行模式和界面模式兩種運(yùn)行模式，方便快捷。其中命令行模式能通過輸入控制命令而快速的運(yùn)行,獲得的結(jié)果穩(wěn)定精確；其中界面模式，它有十分友好的界面，簡單直觀且易于操縱。在LVS過程中,我們對(duì)規(guī)模不大的數(shù)?；旌想娐泛湍M電路,通常都采用便捷的圖形界面模式，進(jìn)行對(duì)比檢查,這樣在啟動(dòng)圖形化界面后,對(duì)照版圖與LVS結(jié)果的文件,可以將版圖和網(wǎng)表(或電路)一一對(duì)應(yīng)起來檢查;而對(duì)超大規(guī)模或者大規(guī)模的電路,通常使用命令行方式，因?yàn)槠漭斎牒唵沃苯?

56、運(yùn)行速度相對(duì)與界面模式更快,而且運(yùn)行結(jié)果的穩(wěn)定精確?？蛇x則比較方式：Calibre LVS不光可以對(duì)電路圖和版圖的對(duì)比檢查，還能提取版圖的網(wǎng)表?？旖莘奖愕牟殄e(cuò)：當(dāng)運(yùn)行完LVS后,Calibre LVS都會(huì)生成error report（錯(cuò)誤報(bào)告），其中明確的表示了每個(gè)出錯(cuò)的原因和數(shù)量，并且對(duì)層次化的每個(gè)模塊都有一個(gè)完整的報(bào)告，簡單明了。本設(shè)計(jì)LVS采用Mentor公司的Calibre LVS軟件執(zhí)行。圖5.29 LVSLVS過程中出現(xiàn)了一些問題，挑選一些典型情況如下：LVS運(yùn)行報(bào)錯(cuò)，VDD，VSS，Clk，Rst，test_en，D，f找不到，由于encounter導(dǎo)出版圖時(shí)Create Tex

57、t金屬層不對(duì)應(yīng)或沒標(biāo)。解決方法：使用Create Text功能將上述信號(hào)一一對(duì)應(yīng)。LVS運(yùn)行報(bào)錯(cuò)，由于布局布線設(shè)定的Core Utilization太高，布局布線太密出現(xiàn)問題，導(dǎo)致無法通過。解決方法：重新布局布線。LVS運(yùn)行報(bào)錯(cuò)，庫與網(wǎng)表中的器件不對(duì)應(yīng)。解決方法：在.cdl文件中使用*.EQUIV P18=P命令。大連東軟信息學(xué)院畢業(yè)設(shè)計(jì)（論文）第6章結(jié)論本次畢業(yè)設(shè)計(jì)的項(xiàng)目從前期的選題、可行性的分析、系統(tǒng)的設(shè)計(jì)到最后系統(tǒng)的實(shí)現(xiàn)都較為順利。通過進(jìn)行最后的系統(tǒng)整體功能仿真，可以看出設(shè)計(jì)已經(jīng)達(dá)到最初的設(shè)計(jì)目標(biāo)。整個(gè)畢業(yè)設(shè)計(jì)采用自頂向下的設(shè)計(jì)思想和數(shù)字系統(tǒng)設(shè)計(jì)和實(shí)現(xiàn)的基本流程，從頂層進(jìn)行功能劃分和結(jié)構(gòu)

58、設(shè)計(jì)，然后獨(dú)立的設(shè)計(jì)和優(yōu)化各個(gè)模塊，然后在頂層設(shè)計(jì)中集成所有已優(yōu)化的模塊，最終驗(yàn)證總體的設(shè)計(jì)。以高級(jí)數(shù)字系統(tǒng)設(shè)計(jì)的方法為指導(dǎo)思想，在系統(tǒng)設(shè)計(jì)過程中，首先對(duì)類MIDI音樂、SPWM技術(shù)有所了解，再對(duì)系統(tǒng)整體實(shí)現(xiàn)的整個(gè)過程進(jìn)行整體上的認(rèn)識(shí)與分析，以此為基礎(chǔ)來做出整體的狀態(tài)轉(zhuǎn)換圖，然后由狀態(tài)轉(zhuǎn)換圖，提煉數(shù)據(jù)通道和狀態(tài)機(jī)。在數(shù)據(jù)通道實(shí)現(xiàn)的整個(gè)過程中，由功能劃分出若干單元的模塊，并且不斷的優(yōu)化其性能。狀態(tài)機(jī)部分通過合理安排各個(gè)狀態(tài)的跳轉(zhuǎn)，產(chǎn)生發(fā)送給數(shù)據(jù)通道所需的控制信號(hào)，接收來自數(shù)據(jù)通道各個(gè)模塊的狀態(tài)信號(hào)，監(jiān)控整個(gè)和弦芯片發(fā)聲過程的運(yùn)行；數(shù)據(jù)通道處理來自狀態(tài)機(jī)的控制信號(hào),并把處理的結(jié)果反饋給狀態(tài)機(jī)。數(shù)據(jù)

59、通道和狀態(tài)機(jī)協(xié)調(diào)工作，外圍電路進(jìn)行發(fā)聲，整個(gè)系統(tǒng)便可得到基于SPWM合成的和弦發(fā)聲。系統(tǒng)最終實(shí)現(xiàn)的功能包括：芯片核心基于SPWM方式合成，聲音最小頻率達(dá)到3.34HZ，通過FPGA實(shí)現(xiàn)和弦發(fā)聲，使用EDA工具進(jìn)行了綜合、DFT、ATPG、布局布線、DRC、LVS操作，最終生成電子版圖。如果對(duì)系統(tǒng)作進(jìn)一步研究，可以考慮將SPWM的ROM數(shù)據(jù)進(jìn)行擴(kuò)充，可以達(dá)到提升最小頻率的要求，同時(shí)提升整體的精度。由于SPWM的合成方式，產(chǎn)生的輸出頻率只能是最小頻率的整數(shù)倍，始終與有些要輸出的頻率存在誤差，與FM合成、波表合成相比聲音只為電子音且振幅調(diào)整相對(duì)單一，將來還需對(duì)電路的設(shè)計(jì)進(jìn)行更加深入的分析和研究，對(duì)其

60、性能進(jìn)行不斷的改進(jìn)。參考文獻(xiàn)1 袁慧梅，宋宇MIDI音樂發(fā)生器芯片的設(shè)計(jì)J，東北師大學(xué)報(bào)（自然科學(xué)版），2006，38（2）：45-492 袁海林基于FPGA的音樂芯片的設(shè)計(jì)J，中國科技信息，2007，（8）：110-1123 夏宇聞Verilog數(shù)字系統(tǒng)設(shè)計(jì)教程M，北京航天航空大學(xué)，20044 馬克斯費(fèi)爾德FPGA設(shè)計(jì)指南器件、工具和流程M，人民郵電出版社，20075 華清遠(yuǎn)見嵌入式培訓(xùn)中心編著FPGA應(yīng)用開發(fā)入門與典型實(shí)例M，人民郵電出版社，20086 潘曉利，陳學(xué)煌，劉永志基于MIDI模塊的音樂發(fā)生器設(shè)計(jì)J，電子測量技術(shù)2007，30（2）：108-1117 陳學(xué)煌，劉永志，潘曉利，馬俊