FPGA工程師面試試題

4個(gè)FPGA工程師面試題目（經(jīng)歷）1.FPGA與CPLD內(nèi)部結(jié)構(gòu)區(qū)別？ CPLD以altraMAX7000這種PLD為例，可分為三塊結(jié)構(gòu)：宏單元Marocell)，可編程連線（PIA)和I/O控制塊。宏單元是PLD的基本結(jié)構(gòu)，由它來(lái)實(shí)現(xiàn)基本的邏輯功能?？删幊踢B線負(fù)責(zé)信號(hào)傳遞，連接所有的宏單元。I/O控制塊負(fù)責(zé)輸入輸出的電氣特性控制，比如可以設(shè)定集電極開路輸出，擺率控制，三態(tài)輸出等。這種基于乘積項(xiàng)（實(shí)際就是與或陣列）的PLD基本都是由EEPROM和Flash工藝制造的，一上電就可以工作，無(wú)需其他芯片配合。布線方式是全局的，所以xx可預(yù)測(cè)。CPLD適合做邏輯設(shè)計(jì)。FPGAFPGA基于LUT，LUT本質(zhì)上就是一個(gè)RAM，每一個(gè)LUT可以看成一個(gè)有4位地址線的16x1的RAM。這也是為什么FPGA需要外接一個(gè)rom來(lái)上電配置。以xilinx的Spartan-II為例，主要包括CLBs，I/O塊，RAM塊和可編程連線。在spartan-IIxx，一個(gè)CLB包括2個(gè)Slices,每個(gè)slices包括兩個(gè)LUT，兩個(gè)觸發(fā)器和相關(guān)邏輯。Slices可以看成是SpartanII實(shí)現(xiàn)邏輯的最基本結(jié)構(gòu)。FPGA的制造工藝確定了FPGA芯片xx包含的LUT和觸發(fā)器的數(shù)量非常多，往往都是幾千上萬(wàn)，PLD一般只能做到512個(gè)邏輯單元，而且如果用芯片價(jià)格除以邏輯單元數(shù)量，F(xiàn)PGA的平均邏輯單元成本大大低于PLD。所以如果設(shè)計(jì)xx使用到大量觸發(fā)器，例如設(shè)計(jì)一個(gè)復(fù)雜的時(shí)序邏輯，那么使用FPGA就是一個(gè)很好選擇。2.Latch和Register區(qū)別？行為描述中 Latch如何產(chǎn)生？1/5本質(zhì)的區(qū)別在于：latch是電平觸發(fā)，reg是邊沿觸發(fā)。時(shí)序設(shè)計(jì)中盡量使用reg觸發(fā)。行為描述中，如果對(duì)應(yīng)所有可能輸入條件，有的輸入沒有對(duì)應(yīng)明確的輸出，系統(tǒng)會(huì)綜合出latch。比如：always@(aorb)//缺少else語(yǔ)句beginif(a==1)q<=b;end3.對(duì)競(jìng)爭(zhēng)冒險(xiǎn)的理解，以及如何消除？在組合邏輯中，由于門的輸入信號(hào)通路中經(jīng)過了不同的延時(shí)，導(dǎo)致到達(dá)該門的時(shí)間不一致叫競(jìng)爭(zhēng)。產(chǎn)生毛刺叫冒險(xiǎn)。如果布爾式中有相反的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。解決方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容。4.用Verilog設(shè)計(jì)一個(gè)5分頻器。5分頻，奇數(shù)分頻都可以類似這么做,只需要改div1和div2的參數(shù)。div1為奇數(shù)分頻除2的余數(shù)。采用上升延和下降延分別觸發(fā)不同波形，最后疊加的方式產(chǎn)生奇數(shù)分頻。moduledivfreq(clk,clk1x,rst,clk1xpose,clk1xnege,coutpose,coutnege);inputclk;inputrst;outputclk1x;outputclk1xpose;2/5outputclk1xnege;output[2:0]coutpose;output[2:0]coutnege;regclk1xpose;regclk1xnege;reg[2:0]coutpose;reg[2:0]coutnege;parameterdiv1=2,div2=4;//div1 ＝5/2,div2=5-1assignclk1x=clk1xpose|clk1xnege;always@(posedgeclkornegedgerst)beginif(!rst)clk1xpose=0;elseif(coutpose==div1)clk1xpose=~clk1xpose;elseif(coutpose==div2)clk1xpose=~clk1xpose;elseclk1xpose=clk1xpose;endalways@(negedgeclkornegedgerst)3/5beginif(!rst)clk1xnege=0;elseif(coutnege==div1)clk1xnege=~clk1xnege;elseif(coutnege==div2)clk1xnege=~clk1xnege;elseclk1xnege=clk1xnege;endalways@(posedgeclkornegedgerst)beginif(!rst)coutpose=0;elseif(coutpose==div2)coutpose=0;elsecoutpose=coutpose+1;endalways@(negedgeclkornegedgerst)begin4/