基于FPGA和單片機的出租車計費系統(tǒng)的設(shè)計畢業(yè)論文

目錄1選題的背景及意義 32選題的構(gòu)思與設(shè)想 42.1出租車計費系統(tǒng)發(fā)展的現(xiàn)狀 42.2FPGA簡介 43設(shè)計方案的簡介及比較 53．1基于單片機出租車計費器設(shè)計方案 53．2基于FPGA的出租車計費器的設(shè)計方案 53.3兩種方案的比較 64出租車計費系統(tǒng)的設(shè)計 64.1整體方案設(shè)計 64.2模塊的設(shè)計 74.2.1秒分頻模塊 74.2.2計量模塊 74.2.3譯碼顯示模塊 85.頂層電路的仿真及分析 106結(jié)果分析 10參考文獻 12致謝 12基于FPGA和單片機的出租車計費系統(tǒng)的設(shè)計摘要：隨著我國市場經(jīng)濟的發(fā)展，交通也越來越便利，特別是計程車，以快捷、方便的特點早已盛行各個城市，成為城市交通的重要工具。計程車市場從90年代初的起步階段到現(xiàn)在已經(jīng)進入了高峰期。隨著城市化水平的提高和人民生活水平的改善，計程車的服務(wù)也就顯得越來越重要。因此計程車計價器也就應(yīng)運而生了。關(guān)鍵詞：計程車；出租車收費系1選題的背景及意義隨著科學(xué)技術(shù)的進步,社會的發(fā)展,出租車以其方便快捷的特點逐漸成為人們生活中不可缺少的交通工具。如今出租車已經(jīng)遍布了我國城鄉(xiāng)，因其特殊的服務(wù)特性，能避免過多的私家車而造成道路擁擠現(xiàn)象，并更方便人民的出行。出租車計費器的應(yīng)用方便了司乘人員計算車費，以其公平公正的特點，必定屬于智能化儀表的范疇，其功能是自動計算里程和車費，并依據(jù)不同時段、不同車型設(shè)定起步價和單價。傳統(tǒng)出租車計費器多數(shù)由單片機實現(xiàn)，升級繁瑣，成本高。隨著EDA技術(shù)的高速發(fā)展，電子系統(tǒng)的設(shè)計技術(shù)和工具發(fā)生了深刻的變化，大規(guī)模可編程邏輯器件CPLD／FPGA的出現(xiàn)，給設(shè)計人員帶來了諸多方便。利用它進行產(chǎn)品開發(fā)，不僅可以解決電子系統(tǒng)小型化、低功耗、高可靠性等問題，還具有成本低、開發(fā)周期短、開發(fā)軟件投入少的優(yōu)點，也能滿足對小批量、多品種的產(chǎn)品需求。使用EDA設(shè)計出租車計費器，其部分功能還能由軟件實現(xiàn),減少了硬件的壓力,使得系統(tǒng)結(jié)構(gòu)簡單、調(diào)試方便且成本低廉。所以基于CPLD的出租車計費器已成首選。2選題的構(gòu)思與設(shè)想2.1出租車計費系統(tǒng)發(fā)展的現(xiàn)狀目前市場上使用的出租車計費器主要采用的都是利用MCU如89C51單片機實現(xiàn)的計費器設(shè)計，顯示方式上主要采用的是固定顯示內(nèi)容的LED顯示。傳統(tǒng)的出租車計費器由于發(fā)展使用了十幾年，在穩(wěn)定性、成本、以及使用習(xí)慣上都具有一些優(yōu)勢，但是隨著出租車價格市場化，我國加入WTO以來主導(dǎo)出租車行業(yè)成本的許多因素主要包括油價的波動，都對傳統(tǒng)的出租車計費器提出了更高的要求。近一年來，各大城市都在對出租車價格進行調(diào)整，由于數(shù)量太多，很多城市的調(diào)價甚至需要一個月的時間才能完成，經(jīng)常會同一時間出現(xiàn)幾個價格，有的城市的出租車上還會出現(xiàn)司機人工計價的尷尬情形。這些都暴露了傳統(tǒng)計費器在靈活性和升級換代能力的不足。2.2FPGA簡介FPGA是現(xiàn)場可編程門陣列（FieldProgramableGateArray)的簡稱，F(xiàn)PGA是電子設(shè)計領(lǐng)域中最具活力和發(fā)展前途的一項技術(shù)，它的影響絲毫不亞于70年代單片機的發(fā)明和使用?；贔lash的FPGA可以提供加密、低功耗、上電工作、可重復(fù)編程的方案。目前生產(chǎn)FPGA的公司主要有Xilinx、Altera、Actel、Lattice、QuickLogic等生產(chǎn)的FPGA品種和型號繁多。盡管這些FPGA的具體結(jié)構(gòu)和性能指標(biāo)各有特色，但它們都有一個共同之處，即由邏輯功能塊排成陣列，并由可編程的互連資源連接這些邏輯功能塊，從而實現(xiàn)不同的設(shè)計。典型的FPGA通常包含三類基本資源：可編程邏輯功能塊、可編程輸入/輸出塊和可編程互連資源。可編程邏輯功能塊是實現(xiàn)用戶功能的基本單元，多個邏輯功能塊通常規(guī)則地排成一個陣列結(jié)構(gòu)，分布于整個芯片；可編程輸入/輸出塊完成芯片內(nèi)部邏輯與外部管腳之間的接口，圍繞在邏輯單元陣列四周；可編程內(nèi)部互連資源包括各種長度的連線線段和一些可編程連接開關(guān)，它們將各個可編程邏輯塊或輸入/輸出塊連接起來，構(gòu)成特定功能的電路。用戶可以通過編程決定每個單元的功能以及它們的互連關(guān)系，從而實現(xiàn)所需的邏輯功能。不同廠家或不同型號的FPGA，在可編程邏輯塊的內(nèi)部結(jié)構(gòu)、規(guī)模、內(nèi)部互連的結(jié)構(gòu)等方面經(jīng)常存在較大的差異。3設(shè)計方案的簡介及比較3．1基于單片機出租車計費器設(shè)計方案方案一：采用單片機為主實現(xiàn)自主計費。原理框圖如圖1。防作弊及脈沖模塊防作弊及脈沖模塊電源模塊電源模塊按鍵及顯示模塊主控模塊按鍵及顯示模塊主控模塊通信模塊通信模塊時鐘及存儲器時鐘及存儲器語音單片機語音單片機IC卡打印IC卡打印復(fù)位及看門狗RS23復(fù)位及看門狗RS23圖1.基于單片機的出租車計費器設(shè)計原理框圖3．2基于FPGA的出租車計費器的設(shè)計方案方案二：采用VHDL編程，基于FPGA/CPLD實現(xiàn)出租車計費器的設(shè)計。原理框圖如圖2車費輸出起步價信號輸入模塊車費輸出起步價信號輸入模塊顯示譯碼輸出模塊控制轉(zhuǎn)換器模塊加法器模塊里程計費模塊顯示譯碼輸出模塊控制轉(zhuǎn)換器模塊加法器模塊里程計費模塊里程輸出等待計費模塊里程輸出等待計費模塊等待時間輸出等待計時模塊等待時間輸出等待計時模塊圖2.出租車計費器原理框圖3.3兩種方案的比較對比以上方案，可以看出傳統(tǒng)的基于單片機的出租車計費器已經(jīng)遠(yuǎn)遠(yuǎn)跟不上這種變化，功能升級很繁瑣，需要硬件重組和軟件更新同步進行，不僅成本高，每次升級還可能出現(xiàn)新的不穩(wěn)定因素。故此次設(shè)計選用基于PFGA的出租車計費器設(shè)計方案。4出租車計費系統(tǒng)的設(shè)計4.1整體方案設(shè)計實現(xiàn)計程車的計價器功能。一方面實現(xiàn)基本功能時，包括在行程中滿足3公里以內(nèi)計起步價10元，以后以1.9元/公里計費。處于等待的狀態(tài)下滿足2分鐘以內(nèi)計2元，以后以1.5元/分計費。另一方面多功能的實現(xiàn)，計價器可以根據(jù)要求顯示需要的內(nèi)容，可以根據(jù)選擇鍵選擇顯示總費用，總行程數(shù)和總乘車時間等等。1)計價范圍：0～999.9元；計價分辨率：0.1元；2）計程范圍：0～99公里；計價分辨率：1.9公里；3）計時范圍：59分；計時分辨率：1分鐘；4.2模塊的設(shè)計4.2.1秒分頻模塊1）秒分頻的對頻率為100Hz的輸入脈沖進行分頻，得到頻率為1Hz的頻率。分頻模塊的電路符號圖如下圖5－2所示。從圖中可以看出分頻模塊有兩個輸入信號，一個是clk時鐘信號。另一個是計費器的使能信號start。圖5－2分頻模塊電路符號圖分頻模塊的主要源代碼如下：ifstart='0'then此IF語句中得到分頻器的使能信號f_1<='0';Q_1<=0;ElseifQ_1=99then此IF語句是得到頻率為1Hz的頻率信號1公里脈沖Q_1<=0;F_1<='1';elseQ_1<=Q_1+1;F_1<='0';endif;endif;4.2.2計量模塊計量控制模塊是出租車計費的主體部分，該模塊主要完成等待計時功能、計價功能、計程功能，同時產(chǎn)生3分鐘的等待計時始能控制信號en1、行程3公里外的是能控制信號en0。此模塊包含3個進程模塊。fenpin進程對頻率為240HZ的輸入脈沖進行分頻，得到的頻率為16HZ、10HZ和1HZ的3種計費頻率信號，供main進程和jifei進程進行計費、計時、計程之用；main進程完成等待計時功能、計程功能，該模塊將等待時間和行駛公里數(shù)變換成脈沖個數(shù)計算，同時產(chǎn)生3分鐘的等待計時使能控制信號en1、行程3公里外的使能控制信號en0；jifei進程將起步價8預(yù)先固定在電路中，通過對計費脈沖個數(shù)的統(tǒng)計，計算出整個費用數(shù)據(jù)。生成的元件符號如圖3-2所示。圖（2）出租車自動計費器系統(tǒng)的主體FPGA電路taxi的元件符號4.2.3譯碼顯示模塊該模塊經(jīng)過8選1選擇器將計費數(shù)據(jù)（4位BCD碼）、計時數(shù)據(jù)（2位BCD碼）、計程數(shù)據(jù)（2位BCD碼）動態(tài)顯示輸出。其中計費數(shù)據(jù)jifei4~jifei1送入譯碼顯示模塊進行譯碼，然后送至以百元、十元、元、角為單位對應(yīng)的數(shù)碼管上顯示，最大顯示為999.9元；計時數(shù)據(jù)送入譯碼顯示模塊進行譯碼，最后送至一分為單位對應(yīng)的數(shù)碼管上顯示，最大顯示為59s;計程數(shù)據(jù)送入譯碼顯示模塊進行譯碼，最后送至以公里為單位的數(shù)碼管上顯示，最大顯示為99公里。該模塊包含8選1選擇器、模8計數(shù)器、七段顯示譯碼器3個子模塊。輸入信號clk為系統(tǒng)輸入的240HZ基準(zhǔn)時鐘，輸出a為3位二進制編碼。生成的元件符號如圖（3）所示。圖（3）模8計數(shù)器se的元件符號輸入信號c[2..0]為系統(tǒng)選擇輸入，a1a2a3a4為計費器數(shù)據(jù)BCD碼輸入，b1b2為里程數(shù)BCD碼輸入，t1t2為計時時間的BCD碼輸出，d為4位BCD碼輸出，dp為小數(shù)點信號。生成的元件符號如圖（4）所示。圖（4）選擇器mux8_1的元件符號輸入信號d[3..0]位BCD碼輸入，q[6..0]為七段譯碼輸出（高電平有效）。生成的元件符號如圖（5）所示。圖（5）七段數(shù)碼顯示譯碼器di_LED的元件符號5.頂層電路的仿真及分析根據(jù)圖（6）完成出租車自動計費器的頂層原理圖輸入。電路連好線，對其編譯和仿真。正確編譯后輸出的仿真波形如圖4-6所示。圖4-6出租車自動計費器頂層電路仿真輸出波形在圖4-6中，STOP=0即全程無停止等待時間，因此計時顯示輸出為3F（00），該電路中出租車總行駛3F（0）7D（6）（即6公里），等待累計時間為3F（0）3F（0）（0分鐘），總費用為06（1）5B（2）7F（8）(即12.8元)，仿真結(jié)果真確。VHDL語言設(shè)計的出現(xiàn)從根本上改變了以往數(shù)字電路的設(shè)計模式，使電路由硬件設(shè)計轉(zhuǎn)變?yōu)檐浖O(shè)計，使電子設(shè)計的核心轉(zhuǎn)化為VHDL語言的編程設(shè)計，這樣提高了設(shè)計的靈活性，降低了電路的復(fù)雜程度，修改起來也很方便。并且整個設(shè)計很大一部分由電腦輔助來完成，大大縮短了設(shè)計周期，減少了設(shè)計費用，降低了設(shè)計風(fēng)險。6結(jié)果分析仿真結(jié)果正確后，就可將文件下載到芯片中。連接硬件系統(tǒng)后，通上電源，經(jīng)QuartusⅡ中的“PROGRAMMER”菜單，調(diào)出編程器窗口。一切就緒后，按下編程器窗口中的“START”按鈕，設(shè)計的內(nèi)容就開始下載到CPLD芯片中。要想硬件調(diào)試能夠取得成功，外圍電路的設(shè)置是非常重要的。本次設(shè)計的硬件調(diào)試過程中的相關(guān)設(shè)置包括以下幾個方面：時鐘模塊采用程序設(shè)計中最為相近的頻率305HZ(相關(guān)跳線設(shè)置為JP1=1/16，JP2=1/16，JP3=1/16，JP=1/8，JP11=1/2)；FIN、START、STOP均用撥碼開關(guān)控制；數(shù)碼管的段選及小數(shù)點只需對應(yīng)連接即可；為選信號與sel[2..0]對應(yīng)相連即可。打開電源，數(shù)碼管有正確的數(shù)字顯示。實驗測試表明：該計費器實現(xiàn)了按預(yù)制參數(shù)自動計費(最大計費金額為999．9元)、自動計程(最大計程公里數(shù)為99公里)、自動計時（最大計時時間為59min）等功能；能夠?qū)崿F(xiàn)行程3公里內(nèi)，且等待累計時