數(shù)字邏輯總復(fù)習(xí)市公開(kāi)課金獎(jiǎng)市賽課一等獎(jiǎng)?wù)n件

總復(fù)習(xí)

武漢紡織大學(xué)朱勇zy@zhudz_1964@163.com第1頁(yè)1數(shù)制及其轉(zhuǎn)換二、八、十六進(jìn)制轉(zhuǎn)換成十進(jìn)制。通常采取多項(xiàng)式按權(quán)展開(kāi)法比較簡(jiǎn)便。十進(jìn)制轉(zhuǎn)換成二、八和十六進(jìn)制。十進(jìn)制整數(shù)部分采取基數(shù)除法，對(duì)于小數(shù)部分則采取基數(shù)乘法。二進(jìn)制轉(zhuǎn)換成八進(jìn)制、十六進(jìn)制。此時(shí)應(yīng)以小數(shù)點(diǎn)為界，分別向左、右按n位進(jìn)行分解（n分法）。八進(jìn)制、十六進(jìn)制向二進(jìn)制轉(zhuǎn)換：則可依據(jù)上述n分法逆運(yùn)算求解。第2頁(yè)例：數(shù)制轉(zhuǎn)換第3頁(yè)原碼、反碼和補(bǔ)碼第4頁(yè)例：機(jī)器碼在一個(gè)6位數(shù)值系統(tǒng)中，原碼是（），反碼是（），補(bǔ)碼是（）；原碼是（），反碼是（），補(bǔ)碼是（）。【解】第5頁(yè)2邏輯代數(shù)基礎(chǔ)邏輯代數(shù)公理邏輯代數(shù)定理邏輯代數(shù)規(guī)則反演規(guī)則對(duì)偶函數(shù)第6頁(yè)卡諾圖相鄰關(guān)系：幾何相鄰；相對(duì)相鄰?？ㄖZ圖法化簡(jiǎn)邏輯函數(shù)基本步驟。第7頁(yè)例：卡諾圖化簡(jiǎn)試用卡諾圖法將以下函數(shù)化簡(jiǎn)為最簡(jiǎn)與或式。所以，可得第8頁(yè)3組合邏輯組合邏輯分析步驟：依據(jù)給定邏輯電路，寫(xiě)出邏輯函數(shù)表示式。表示式變換及化簡(jiǎn)?；?jiǎn)方法通常利用代數(shù)法或卡諾圖法。依據(jù)表示式列出真值表。真值表詳盡地給出了電路輸入、輸出取值關(guān)系，它直觀(guān)地描述了電路邏輯功效。指出邏輯功效及評(píng)述。第9頁(yè)組合邏輯組合邏輯電路設(shè)計(jì)是分析逆過(guò)程，步驟進(jìn)行：分析設(shè)計(jì)要求，把用文字描述設(shè)計(jì)要求抽象成輸出變量與輸入變量邏輯關(guān)系。依據(jù)分析出邏輯關(guān)系，經(jīng)過(guò)真值表或其它方式列出邏輯函數(shù)表示式。依據(jù)所選擇門(mén)類(lèi)型，變換并化簡(jiǎn)邏輯表示式。畫(huà)出邏輯電路圖或電路原理圖，按照工程實(shí)際要求，對(duì)所設(shè)計(jì)電路進(jìn)行綜合評(píng)價(jià)。第10頁(yè)例：組合邏輯分析分析如圖（a）所表示邏輯電路。解：１．依據(jù)給出邏輯電路圖可寫(xiě)出輸出函數(shù)表示式第11頁(yè)例：組合邏輯分析（續(xù)）２．用代數(shù)法對(duì)輸出函數(shù)化簡(jiǎn)，得３．依據(jù)化簡(jiǎn)后表示式列出真值表４．由真值表看出，若將A、B分別看作一位二進(jìn)制數(shù)，

則S是A、B相加“和”，C是相加產(chǎn)生“進(jìn)位”。

該電路通常稱(chēng)為半加器（HalfAdder），其邏輯符

號(hào)。如圖（b）所表示。第12頁(yè)例：組合邏輯設(shè)計(jì)設(shè)A、B、C、D是4位二進(jìn)制數(shù)，試設(shè)計(jì)判斷電路，判斷：（1）它們中間沒(méi)有1；（2）它們中間有兩個(gè)1；（3）它們中間有奇數(shù)個(gè)1。分析：由題可知，該電路有四個(gè)輸入端和三個(gè)輸出端F1、F2、F3。解：列真值表第13頁(yè)例：組合邏輯設(shè)計(jì)（續(xù)）由真值表寫(xiě)出邏輯函數(shù)式，并用代數(shù)法進(jìn)行簡(jiǎn)化。第14頁(yè)例：組合邏輯設(shè)計(jì)（續(xù)）畫(huà)邏輯圖另： 血型配對(duì)第15頁(yè)組合邏輯構(gòu)件譯碼器（74LS139、74LS138）多路選擇器（74LS153、74LS151）實(shí)現(xiàn)組合邏輯函數(shù)比較器（74LS85）第16頁(yè)構(gòu)件級(jí)聯(lián)用兩個(gè)3-8譯碼器組成4-16譯碼器。第17頁(yè)4同時(shí)時(shí)序邏輯觸發(fā)器含有兩個(gè)輸出端，在穩(wěn)態(tài)時(shí)兩個(gè)輸出端狀態(tài)分別為Q和/Q。時(shí)序電路現(xiàn)態(tài)用Qn表示，加上輸入信號(hào)后將要到達(dá)狀態(tài)稱(chēng)為次態(tài)，用Qn+1表示。第18頁(yè)RS觸發(fā)器第19頁(yè)D觸發(fā)器Qn+1

＝D第20頁(yè)JK觸發(fā)器第21頁(yè)例：觸發(fā)器試畫(huà)出各觸發(fā)器Q端在初態(tài)為0及1兩種條件下波形。第22頁(yè)例：觸發(fā)器（續(xù)）解：第23頁(yè)同時(shí)時(shí)序邏輯邏輯描述方法特征函數(shù)就是次態(tài)Qn+1邏輯表示式，也稱(chēng)為次態(tài)函數(shù)。激勵(lì)表又稱(chēng)驅(qū)動(dòng)表。它表明觸發(fā)器由現(xiàn)態(tài)轉(zhuǎn)換到次態(tài)，對(duì)其輸入狀態(tài)要求。狀態(tài)圖是狀態(tài)轉(zhuǎn)換圖簡(jiǎn)稱(chēng)。它用圓圈和箭頭表示時(shí)序邏輯狀態(tài)及其轉(zhuǎn)換關(guān)系。狀態(tài)表是狀態(tài)轉(zhuǎn)換表簡(jiǎn)稱(chēng)。狀態(tài)表和狀態(tài)圖在表示時(shí)序電路邏輯實(shí)質(zhì)是一樣，只是形式不一樣。波形圖即是按照時(shí)間改變，畫(huà)出反應(yīng)時(shí)鐘脈沖、輸入信號(hào)、觸發(fā)器狀態(tài)之間對(duì)應(yīng)關(guān)系波形。第24頁(yè)狀態(tài)表和狀態(tài)圖已知狀態(tài)圖，作出對(duì)應(yīng)狀態(tài)表。第25頁(yè)時(shí)序邏輯分析①依據(jù)給定邏輯圖給出激勵(lì)表并寫(xiě)出每個(gè)觸發(fā)器激勵(lì)函數(shù)，即寫(xiě)出觸發(fā)器輸入信號(hào)邏輯函數(shù)表示式。②將各觸發(fā)器激勵(lì)函數(shù)代入各自特征函數(shù)中，求得次態(tài)函數(shù)。③寫(xiě)出給定邏輯圖輸出函數(shù)。④求出cp作用下給定邏輯圖狀態(tài)轉(zhuǎn)換圖（狀態(tài)轉(zhuǎn)換表或波形圖）；說(shuō)明功效。第26頁(yè)例：時(shí)序邏輯分析圖示邏輯電路是一個(gè)三位扭環(huán)計(jì)數(shù)器，試找出它計(jì)數(shù)規(guī)律，并說(shuō)明該電路是否含有從無(wú)效狀態(tài)到有效狀態(tài)轉(zhuǎn)換能力。第27頁(yè)例：時(shí)序邏輯分析（續(xù)）第28頁(yè)例：時(shí)序邏輯分析（續(xù)）第29頁(yè)時(shí)序邏輯設(shè)計(jì)①分析設(shè)計(jì)要求，建立原始狀態(tài)圖和狀態(tài)表。②進(jìn)行狀態(tài)化簡(jiǎn)。方便消去多出狀態(tài)，得到最小化狀態(tài)表。③進(jìn)行合理狀態(tài)編碼。也就是將用數(shù)字或者符號(hào)表示狀態(tài)，給予合理二進(jìn)制編碼。④選擇存放器件，并求出激勵(lì)函數(shù)和輸出函數(shù)。⑤畫(huà)出邏輯圖。第30頁(yè)例：蘊(yùn)涵表法化簡(jiǎn)原始狀態(tài)表。第31頁(yè)例：蘊(yùn)涵表法（續(xù)）第32頁(yè)例：蘊(yùn)涵表法（續(xù)）第33頁(yè)例：時(shí)序邏輯設(shè)計(jì)例：用D觸發(fā)器設(shè)計(jì)二進(jìn)制加1計(jì)數(shù)器。當(dāng)x=1時(shí)，電路狀態(tài)不變；x=0時(shí)，加1計(jì)數(shù)。第34頁(yè)例：時(shí)序邏輯設(shè)計(jì)（續(xù)）第35頁(yè)例：時(shí)序邏輯設(shè)計(jì)（續(xù)）第36頁(yè)同時(shí)計(jì)數(shù)器74LS163第37頁(yè)74LS163波形圖第38頁(yè)0-10計(jì)數(shù)（清零）第39頁(yè)5-15計(jì)數(shù)（置數(shù)）第40頁(yè)8編程邏輯PLD（可編程邏輯器件）屬于半用戶(hù)定制產(chǎn)品。第41頁(yè)ROM陣列結(jié)構(gòu)示意圖第42頁(yè)例：ROM實(shí)現(xiàn)用ROM實(shí)現(xiàn)4位二進(jìn)制碼到格雷碼轉(zhuǎn)換。第43頁(yè)例：ROM實(shí)現(xiàn)（續(xù)）第44頁(yè)例：ROM實(shí)現(xiàn)（續(xù)）第45頁(yè)例：PLA實(shí)現(xiàn)化簡(jiǎn)第46頁(yè)例：PLA實(shí)現(xiàn)（續(xù)）第47頁(yè)P(yáng)LD結(jié)構(gòu)ROM固定與陣列（最小項(xiàng)）、可編程或陣列；真值表PLA可編程與陣列（乘積項(xiàng)）、可編程或陣列；化簡(jiǎn)PAL、GAL可編程與陣列（乘積項(xiàng)）、固定或陣列；OLMCCPLD構(gòu)架（ispMACH4000）GLB、與邏輯陣列、宏單元；基于乘積項(xiàng)技術(shù)、Flash工藝FPGA構(gòu)架（FLEX10K）EAB、LAB、LE（LUT）；基于查找表技術(shù)、SRAM工藝第48頁(yè)VHDL基本結(jié)構(gòu)實(shí)體（Entity）申明結(jié)構(gòu)體（Architecture）第49頁(yè)VHDL語(yǔ)法數(shù)據(jù)類(lèi)型邏輯運(yùn)算關(guān)系運(yùn)算算術(shù)運(yùn)算賦