計算機組成原理：3存儲器層次機構-1

第3章存儲器層次機構主要內容：（一）

存儲器的分類（二）

存儲器的層次化結構（三）

半導體隨機存取存儲器1.

SRAM

存儲器的工作原理2.

DRAM

存儲器的工作原理（四）

只讀存儲器（五）

主存儲器與

CPU

的連接（六）

雙口

RAM

和多模塊存儲器（七）

高速緩沖存儲器（Cache）1.

程序訪問的局部2.

Cache

的基本工作原理3.

Cache

和主存之間的映射方式4.

Cache

中主存塊的替換算法5.

Cache

寫策略（八）

虛擬存儲器1.

虛擬存儲器的基本概念2.

頁式虛擬存儲器3.

段式虛擬存儲器4.

段頁式虛擬存儲器5.

TLB（快表）3.1概述存儲器的地位不斷上升1、存儲器的運行速度對計算機運行速度有很大影響。2、DMA方式提高了存儲器的地位。3、存儲器是多處理機系統(tǒng)信息交換的重要渠道。一、

存

儲

器

分

類1、按存儲介質分類半導體存儲器(semi-conductormemory)：隨機存取存儲器（簡稱RAM）和只讀存儲器（只讀ROM）

體積小、功耗低、存取時間短、易失性。磁表面存儲器：磁盤、磁帶、磁鼓磁芯存儲器：硬磁材料的環(huán)狀元件光盤存儲器：激光、磁光2、按數(shù)據(jù)的可保存性分類隨機存儲器（RandomAccessMemory,RAM）易失性靜態(tài)隨機存儲器、動態(tài)隨機存儲器只讀存儲器（ReadOnlyMemory,ROM）非易失性掩膜型只讀存儲器（ROM）、可編程只讀存儲器（PROM）、可擦除可編程只讀存儲器（EPROM）、電可擦除可編程只讀存儲器（EEPROM）2、按數(shù)據(jù)保存方式分類可擦除可編程只讀存儲器EPROM紫外線接收窗2、按數(shù)據(jù)保存方式分類電可擦除可編程只讀存儲器（EEPROM）2、按數(shù)據(jù)保存方式分類Flash存儲器Flash閃存Flash-ROM已經(jīng)成為了目前最成功、最流行的一種固態(tài)內存，與EEPROM相比具有讀寫速度快，而與RAM相比具有非易失、以及價廉等優(yōu)勢。Intel于1988年首先開發(fā)出NORflash技術芯片內執(zhí)行（XIP，eXecuteInPlace），不必再把代碼讀到系統(tǒng)RAM中。NORflash讀速度較快，寫入和擦除速度較慢。1989年東芝公司發(fā)表了NANDflash技術NAND結構能提供極高的單元密度，可以達到高存儲密度，并且寫入和擦除的速度也很快，這也是為何所有的U盤都使用NAND閃存做為存儲介質的原因。應用NAND的困難在于閃存和需要特殊的系統(tǒng)接口。接口復雜。3、按在計算機中的作用寄存器高速緩沖存儲器（cache）主存儲器輔助存儲器3、按在計算機中的作用寄存器高速緩沖存儲器(Cache)主存儲器輔助存儲器為什么要采取金字塔型層次結構呢？存儲器指標存儲器有3個重要的指標：速度、容量和每位價格，一般來說，速度越快，位價越高；容量越大，位價越低，容量大，速度就越低。上述三者的關系：高低小大快慢外存寄存器緩存主存磁盤光盤磁帶光盤磁帶速度容量價格位／CPUCPU內存磁盤、磁帶、光盤高速緩沖存儲器（Cache）FlashMemory存儲器主存儲器輔助存儲器MROMPROMEPROMEEPROMRAMROM靜態(tài)RAM動態(tài)RAM4.1存儲器分類總結二、存儲器的層次結構1、存儲器各層位置及特點低CPU主存硬盤光盤磁帶控制器運算器寄存器cache二、存儲器的層次結構1、存儲器各層位置及特點高低小大快慢輔存寄存器緩存主存磁盤光盤磁帶光盤磁帶速度容量價格位／CPUCPU主機二、存儲器的層次結構1、存儲器各層位置及特點高低小大快慢輔存寄存器緩存主存磁盤光盤磁帶光盤磁帶速度容量價格位／CPUCPU主機目標：高速度、大容量、低成本。具體來說：接近高速緩存的速度、接近輔存的容量、接近輔存的平均每位成本。2、兩個主要層次緩存——主存層次

主要解決速度匹配和成本問題主存——輔存層次

主要解決速度、容量、成本問題緩存CPU主存輔存10ns20ns200nsms地址空間虛地址（邏輯地址）：程序員編程時采用的地址（相對地址），地址空間大于實際主存。實地址（物理地址）：主存的實際地址虛地址實地址硬件：MMU軟件：OS地址空間虛地址實地址硬件：MMU軟件：OS0MOVAX,#41MOVBX,#22MOVCX,#63JMPLabel4ANDAX,#235ANDBX,#22Label:

SUBDX,AX20MOVAX,#421MOVBX,#222MOVCX,#6JMPLable……75ANDAX,#2376ANDBX,#2277Lable:78SUBDX,AX硬件：MMU軟件：OS邏輯地址物理地址存儲系統(tǒng)運行遵循的原理(1)程序運行的局部性原理程序的局部性原理是指程序總是趨向于使用最近使用過的數(shù)據(jù)和指令，也就是說程序執(zhí)行時所訪問的存儲器地址分布不是隨機的，而是相對地簇集；這種簇集包括指令和數(shù)據(jù)兩部分。程序的時間局部性:是指程序即將用到的信息可能就是目前正在使用的信息。程序的空間局部性:是指程序即將用到的信息可能與目前正在使用的信息在空間上相鄰或者臨近。存儲系統(tǒng)運行遵循的原理(2)一致性原則和包含性原則

一致性原則：同一個信息會同時存放于幾個層次的存儲器中，此時，該信息在幾個層次的存儲器中必須保持相同值。

包含性原則：處于內層（靠近CPU）存儲器中的信息一定包含在各外層的存儲器中，即內層存儲器中的全部信息一定是各外層存儲器信息中一小部分的副本。3.2主存儲器(內部存儲器)3.2.1概述1、主存的基本結構存儲體驅動器譯碼器MAR控制電路讀寫電路MDR地址總線數(shù)據(jù)總線讀寫……………一般是由半導體器件構成的。MARMDRCPU主存存儲器ABDBCBReadready讀操作2、主存和CPU的聯(lián)系主存存儲器CPU主存存儲器MARMDRCPU主存存儲器ABDBCBWriteready寫操作2、主存和CPU的聯(lián)系CPU主存存儲器主存存儲器CPUMARMDRCPU主存存儲器ABDBCBWriteready寫操作2、主存和CPU的聯(lián)系MDR、MAR實際在CPU內部。3、主存單元地址設地址線24根按字節(jié)尋址按字尋址若字長為16位按字尋址若字長為32位字地址字節(jié)地址11109876543210840224=16M8M4M通常計算機可按字節(jié)尋址，也可按字尋址數(shù)據(jù)存儲模式：大端vs小端端模式（Endian）的這個詞出自JonathanSwift書寫的《格列佛游記》。從圓頭開始將雞蛋敲開的人被歸為BigEndian，從尖頭開始將雞蛋敲開的人被歸為LittileEndian。數(shù)據(jù)存儲模式：大端模式（BigEndian）vs小端模式（LittileEndian）采用大小模式對數(shù)據(jù)進行存放的主要區(qū)別在于在存放的字節(jié)順序。數(shù)據(jù)存儲模式：大端vs小端小端存儲方式2143658722H23H24H25H26H27H28H24H0x87654321數(shù)據(jù)的低位存儲于內存地址的低位有的處理器系統(tǒng)采用了小端方式進行數(shù)據(jù)存放，如Intel的奔騰。讀取小端數(shù)據(jù)32位系統(tǒng)，入口參數(shù)為字符指針intreadint_little(char*data){inta0,a1,a2,a3;

a0=*(data++);a1=*(data++);a2=*(data++);a3=*(data++);returna0|(a1<<8)|(a2<<16)|(a3<<24);}2143658722H23H24H25H26H27H28H0x87654321data數(shù)據(jù)存儲模式：大端vs小端大端存儲方式8765432122H23H24H25H26H27H28H24H0x87654321數(shù)據(jù)的低位存儲于內存地址的高位有的處理器系統(tǒng)采用了大端方式進行數(shù)據(jù)存放，如IBM半導體和Freescale的PowerPC處理器。讀取大端數(shù)據(jù)32位系統(tǒng)，入口參數(shù)為字符指針0x87654321intreadint_big(char*data){inta0,a1,a2,a3;

a0=*(data++);a1=*(data++);a2=*(data++);a3=*(data++);return(((((a0<<8)|a1)<<8)|a2)<<8)|a3;}8765432122H23H24H25H26H27H28Hdata問題：如何用程序判斷一個機器是大端還是小端類型？解法1intmain(){inta=0x44434241;int*pa=&a;printf("%c\n",*((char*)pa));return0;}解法2uniontest{inta;charc;};intmain(){uniontestt={0x41424344};printf("%c\n",t.c);return0;}4、主存的技術指標存儲容量：主存能存放的二進制數(shù)的總位數(shù)存儲器容量＝存儲單元個數(shù)×存儲字長存儲速度：存取時間：啟動一次存儲器操作到完成操作的時間。也叫做訪問時間。分為讀出時間和寫入時間。存取周期：進行兩次連續(xù)存儲器操作間的最小間隔。MOS型為100ns，TTL型為10ns。存儲器帶寬：單位時間內存儲器存取的信息量（字節(jié)/秒、字/秒、位/秒）。如存取周期是500ns每個存取周期可訪問16位則帶寬是32M位/秒3.2.2隨機存儲器（RAM）靜態(tài)隨機存儲器（SRAM）基本單元電路（一個二進制存儲位）讀寫時序動態(tài)隨機存儲器（DRAM）基本單元電路（一個二進制存儲位）讀寫時序刷新靜態(tài)隨機存儲器和動態(tài)隨機存儲器比較3.2.2靜態(tài)隨機存儲器（SRAM）1、靜態(tài)隨機存儲單元SRAM靜態(tài)存儲單元的每個存儲位需要4~6個晶體管組成。比較典型的是六管存儲單元，即一個存儲單元存儲一位信息“0”或“1”。靜態(tài)存儲單元保存的信息比較穩(wěn)定，信息為非破壞性讀出，故不需要重寫或者刷新操作；另一方面，其結構簡單、可靠性高、速度較快，但其占用元件較多，占硅片面積大，且功耗大，所以集成度不高。特點：速度快,功耗較大,集成度較低。作Cache。MOS管工作在開關狀態(tài)：飽和導通&截止預備知識漏極Drain源極Source柵極Gate開關電路vccoutputinputT1T2NMOS反相器(1)靜態(tài)RAM基本單元電路1、靜態(tài)隨機存儲器（SRAM）互鎖的觸發(fā)器，A和A’點的電位總相反，A點電位定義為此二進制位的值。A’VccAT1T2T4T6T3T5位線A位線A’六管觸發(fā)器假設T5、T6導通(1)靜態(tài)RAM基本單元電路1、靜態(tài)隨機存儲器（SRAM）擴展：T5、T6相當于一把鎖，T7、T8相當于另一把鎖，兩把鎖都打開，方可與外界交換信息A’VccAT1T2T4T6T3T5位線A位線A’T7T8(1)靜態(tài)RAM基本單元電路1、靜態(tài)隨機存儲器（SRAM）T5、T6相當于一把鎖，T7、T8相當于另一把鎖，兩把鎖都打開，方可與外界交換信息A’VccAT1T2T4T6T3T5位線A位線A’T7T8T1-T4互鎖觸發(fā)器T5、T6T7、T8兩把鎖都打開，互鎖的觸發(fā)器可以和外界通信。否則只要不掉電，信息永久保持。(1)靜態(tài)RAM基本單元電路A′觸發(fā)器非端1T4T~觸發(fā)器5TT6、行開關7TT8、列開關7TT8、一列共用A

觸發(fā)器原端T1~T4T5T6T7T8A′A寫放大器寫放大器DIN寫選擇讀選擇DOUT讀放位線A位線A′列地址選擇行地址選擇T1~T41、靜態(tài)隨機存儲器（SRAM）A′T1

~T4T5T6T7T8A寫放大器寫放大器DIN寫選擇讀選擇讀放位線A位線A′列地址選擇行地址選擇DOUT行選

T5、T6開T7、T8開列選讀放DOUTVAT6T8DOUT讀選擇有效讀操作T1~T4T5T6T7T8A′ADIN位線A位線A′列地址選擇行地址選擇寫放寫放讀放DOUT寫選擇讀選擇行選T5、T6開兩個寫放DIN列選T7、T8開（左）

反相T5A′（右）

T8T6ADINDINT7寫選擇有效T1~T4寫操作存儲容量1K×4

位I/O1I/O2I/O3I/O4A0A8A9WECSVCCGNDIntel2114…（2）靜態(tài)RAM舉例：2114（3）靜態(tài)RAM讀時序ACSDOUT地址有效地址失效片選失效數(shù)據(jù)有效數(shù)據(jù)穩(wěn)定高阻tAtCOtOHAtOTDtRC片選有效we始終為高電平，略（3）靜態(tài)RAM讀時序ACSDOUT地址有效地址失效片選失效數(shù)據(jù)有效數(shù)據(jù)穩(wěn)定高阻tAtCOtOHAtOTDtRC片選有效we始終為高電平，略tRC：讀周期。兩次讀的最小間隔。（3）靜態(tài)RAM讀時序ACSDOUT地址有效地址失效片選失效數(shù)據(jù)有效數(shù)據(jù)穩(wěn)定高阻tAtCOtOHAtOTDtRC片選有效we始終為高電平，略tA：讀時間。從地址有效到數(shù)據(jù)穩(wěn)定所需的時間ACSDOUT地址有效地址失效片選失效數(shù)據(jù)有效數(shù)據(jù)穩(wěn)定高阻tAtCOtOHAtOTDtRC片選有效（3）靜態(tài)RAM讀時序tCO：從片選有效到輸出穩(wěn)定的時間。ACSWEDOUTDINtWCtWtAWtDWtDHtWR（3）靜態(tài)RAM寫時序ACSWEDOUTDINtWCtWtAWtDWtDHtWR（3）靜態(tài)RAM寫時序tWC：寫周期。連續(xù)兩次寫操作的最小間隔。ACSWEDOUTDINtWCtWtAWtDWtDHtWR（3）靜態(tài)RAM寫時序tAW：滯后時間。此時數(shù)據(jù)線內容為上一次操作的內容，因此cs與we信號不能立刻施加。ACSWEDOUTDINtWCtWtAWtDWtDHtWR（3）靜態(tài)RAM寫時序tDW：在cs和寫信號失效前的tDW時間前，必須提供寫入數(shù)據(jù)。ACSWEDOUTDINtWCtWtAWtDWtDHtWR（3）靜態(tài)RAM寫時序tDH：為保證數(shù)據(jù)可靠寫入，在cs和寫信號失效之后，寫入數(shù)據(jù)還需要維持一段時間。2動態(tài)隨機存儲器（DRAM）（1）動態(tài)隨機存儲單元常見的動態(tài)RAM存儲單元有三管式和單管式兩種，它們的共特點是靠電容存儲電荷的原理來寄存信息。若電容上存有足夠的電荷表示“1”，電容上無電荷表示“0”。電容上的電荷一般只能維持1-2ms，即使電源不掉電，電容上的電荷會自動消失。因此，為保證信息的不丟失，必須在2ms之內就要對存儲單元進行一次恢復操作，這個過程稱為刷新。

動態(tài)隨機存儲器DRAM刷新放大器行選擇信號（Z）列選擇信號數(shù)據(jù)輸入/輸出線（W）TC單管DRAM存儲元C：記憶單元T：控制門管

（2）DRAM存儲信息原理：依靠電容存儲電荷的原理存儲信息。（3）特點：功耗較低,集成度較高,速度較快。作主存，目前被各類計算機廣泛使用。單管單元是破壞性讀出，讀出后需重寫。在讀出時，讀出放大器又使相應的存儲單元的存儲信息自動恢復（重寫），所以讀出放大器還用作再生放大器。在一些實際的DRAM存儲芯片中，如16K×1b的動態(tài)存儲器，為了減少封裝引腳數(shù)，地址碼分兩批（每批7位）送入存儲器。先送行地址，后送列地址。行地址由行地址選通信號RAS送入行地址鎖存器，再通過行地址譯碼器輸出7：128線。列地址由列地址選通信號CAS送入列地址鎖存器，再通過列地址譯碼器進行譯碼輸出7：128線。

（4）DRAM的刷新

刷新定義和原因定期向電容補充電荷——刷新動態(tài)存儲器依靠電容電荷存儲信息。平時無電源供電，時間一長電容電荷會泄放，需定期向電容補充電荷，以保持信息不變。各動態(tài)芯片可同時刷新，片內按行刷新（按行讀）。

刷新方法刷新一行所用的時間刷新周期（存取周期）刷新一塊芯片所需的刷新周期數(shù)由芯片矩陣的行數(shù)決定。

刷新周期的安排方式集中式刷新分散式刷新異步刷新對主存的訪問由CPU提供行、列地址，隨機訪問。2ms內集中安排所有刷新周期。CPU訪存：死區(qū)用在實時要求不高的場合。動態(tài)芯片刷新：

由刷新地址計數(shù)器提供行地址，定時刷新。①集中式刷新R/W刷新R/W刷新2ms50ns②分散式刷新各刷新周期分散安排在存取周期中。R/W刷新R/W刷新100ns用在低速系統(tǒng)中。2ms③

異步刷新例.各刷新周期分散安排在2ms內。用在大多數(shù)計算機中。每隔一段時間刷新一行。128行≈15.6微秒每隔15.6微秒提一次刷新請求，刷新一行；2毫秒內刷新完所有行。R/W刷新R/W刷新R/WR/WR/W15.6微秒15.6微秒15.6微秒刷新請求刷新請求（DMA請求）（DMA請求）刷新方式刷新方法特點集中式在整個刷新間隔內，前一段時間重復進行讀／寫周期或維持周期，等到需要進行刷新操作時，便暫停讀／寫或維持周期，而逐行刷新整個存儲器集中時間刷新。有死區(qū)時間存在，逐行刷新。適合于高速存儲器分散式把一個存儲系統(tǒng)周期分為兩半，周期前半段時間tm用來讀／寫操作或維持信息，周期后半段時間作為刷新操作時間。這樣，每經(jīng)過n個系統(tǒng)周期時間，整個存儲器便全部刷新一遍逐行刷新。沒有死時間。浪費比較大，因為刷新時間比允許的短許多異步式保證在一個刷新周期內將存儲芯片內的所有行刷新一遍，可能等時間間距，也可能不等結合了以上兩者的優(yōu)點，實際應用比較有優(yōu)勢DRAM存儲單元的刷新DRAMSRAM存儲原理集成度芯片引腳功耗價格速度刷新電容觸發(fā)器高低少多小大低高慢快有無主存緩存3、靜態(tài)RAM和動態(tài)RAM比較3.2.3只讀存儲器1.只讀存儲器（ROM）由芯片制造商在制造時寫入內容，以后只能讀而不能再寫入。其基本存儲原理是以元件的“有／無”來表示該存儲單元的信息（“1”或“0”），可以用二極管或晶體管作為元件，存儲內容不會改變。2.可編程序的只讀存儲器（PROM）可由用戶根據(jù)自己的需要來確定ROM中的內容，常見的熔絲式PROM是以熔絲的通和斷開來表示所存的信息為“1”或“0”。剛出廠的產(chǎn)品，其熔絲是全部接通的。根據(jù)需要斷開某些單元的熔絲（寫入）。斷開后的熔絲不能再接通了，因而是一次性寫入的存儲器。掉電后不會影響其所存儲的內容。只讀存儲器3.可擦可編程序的只讀存儲器（EPROM）為了能修改ROM中的內容，出現(xiàn)了EPROM。利用浮動柵MOS電路保存信息，信息的改寫用紫外線照射即可擦除。4.可電擦可編程序只讀存儲器（E2PROM）編程序原理與EPROM相同，但擦除原理完全不同，重復改寫的次數(shù)有限制（因氧化層被磨損），一般為10萬次。其讀寫操作可按每個位或每個字節(jié)進行，類似SRAM，但每字節(jié)的寫入周期要幾毫秒，比SRAM長得多。每個存儲單元采用2個晶體管。其柵極氧化層比EPROM薄，因此具有電擦除功能。3.2.4主存容量的擴展方式主存儲器：計算機中存放當前正在執(zhí)行的程序及其使用數(shù)據(jù)的存儲器。存儲器的地址Ai:對存儲單元進行順序編號。地址空間S:地址長度所限定能訪問的存儲單元數(shù)目。一、主存儲器的組成與控制主存儲器的基本組成MAR地址譯碼器存儲體讀寫電路MDRK位地址總線N位數(shù)據(jù)總線控制電路控制信號存儲器的結構及功能1.半導體存儲器的基本組成存儲矩陣地址譯碼器三態(tài)雙向緩沖器存儲控制邏輯A0A1AF-1D0D1DW-1R/WCECE2.存儲矩陣字結構：同一芯片存放一個字的多位，如8位。優(yōu)點:選中某個單元，其包含的各位信息可從同一芯片讀出。缺點：芯片外引線較多,成本高。適合容量小的靜態(tài)RAM。位結構：同一芯片存放多個字的同一位。優(yōu)點：芯片的外引線少。缺點：需要多個芯片組合。適合動態(tài)RAM和大容量靜態(tài)RAM。

一個基本單元電路只能存放一位二進制信息,為保存大量信息,存儲器中需要將許多基本單元電路按一定的順序排列成陣列形式,這樣的陣列稱為存儲矩陣。排列方式：字結構和位結構。10221023123位結構01127字結構D7D6D03.地址譯碼器功能：接收系統(tǒng)總線傳來的地址信號，產(chǎn)生地址譯碼信號后，選中存儲矩陣中的某個或幾個基本存儲單元。從結構類型上分類：單譯碼,雙譯碼單譯碼方式適合小容量的存儲器例如：地址線12根，對應4096個狀態(tài)，需要4096根譯碼線。雙譯碼方式適合大容量存儲器(也稱為矩陣譯碼器）分X、Y兩個方向的譯碼例如：地址線12根，X、Y方向各6根，64×64=4096個狀態(tài)，128根譯碼線。地址譯碼電路譯碼器A5A4A3A2A1A06301存儲單元64個單元行譯碼A2A1A0710列譯碼A5A4A301764個單元單譯碼雙譯碼單譯碼結構雙譯碼結構雙譯碼可簡化芯片設計主要采用的譯碼結構單譯碼存儲結構64*8位

0,00,763，063，7X地址譯碼器A0A5X0X63三態(tài)雙向緩沖存儲器D0D7R/WCE2位地址單譯碼示例：

2位地址碼產(chǎn)生4條譯碼線（“0”有效）A1A0F0F1F2F3

雙譯碼存儲結構（行地址，列地址）（1位*8片位擴展）0，08位0，638位63，08位63，638位X地址譯碼器A0A5X0X63Y地址譯碼器A6A11Y0Y63I/ODB8位0，01位63，01位0，631位63，631位8位8位8位8位4.存儲器控制電路功能：通過存儲器控制信號的引線端接收來自CPU或外部電路的控制信號，經(jīng)過組合變換后對存儲矩陣、地址譯碼器和三態(tài)雙向緩沖器MDR進行控制?；疽_：CE（或CS）,R/W（或WE、OE）二、主存儲器容量的擴展一個存儲器的芯片的容量是有限的，它在字數(shù)或字長方面與實際存儲器的要求都有很大差距，所以需要在字向和位向進行擴充才能滿足需要。根據(jù)存儲器所需的存儲容量和所提供的芯片的實際容量，可以計算出總的芯片數(shù)。存儲容量：存放信息的總數(shù)，容量=存儲字數(shù)×字長。通常以字節(jié)Byte為單位B、KB、MB、GB、TB存取時間TA:是存儲器從接到尋找存儲單元的地址碼開始，到讀出或存入數(shù)據(jù)為止所需的時間。存儲周期TM：CPU連續(xù)兩次訪問存儲器所需要的最短時間間隔。存儲周期略大于存取時間，即TM>TA。1．位擴展用多個存儲器器件對字長進行擴充。連接方式是將多片存儲器的地址線、片選端、讀/寫控制端R/W相應并聯(lián)，數(shù)據(jù)端分別引出。1K×4的SRAM存儲芯片構成1K×8的存儲器（位擴展）二、主存儲器容量的擴展主存儲器容量的擴展位擴展（增加存儲字長）利用多個芯片擴充數(shù)據(jù)位。多個位擴充的存儲芯片的數(shù)據(jù)線連接于系統(tǒng)數(shù)據(jù)總線的不同位其它對應連接這些芯片應被看作是一個整體

例：用2片2114（1K×4位）SRAM芯片組成容量為1K×8位的存儲器。DD????D0479AA0???21142114CSWE1K×8SRAM存儲芯片構成4K×8的存儲器（字擴展）增加存儲器中字的數(shù)量。SRAM進行字擴展時，將各芯片的地址線、數(shù)據(jù)線、讀/寫控制線相應并聯(lián)，而由片選信號來區(qū)分各芯片的地址范圍。2．字擴展主存儲器容量的擴展

字擴展A13-A15

采用專用譯碼器擴展常用的采用專用譯碼器有2：4線譯碼器74139，3：8線譯碼器74138和4：16線譯碼器4067等。例：主存儲器容量為64K×8位，而選用的存儲器芯片容量為16K×8位，則主存儲器由4個芯片組成。16K芯片內的低14位地址直接連到地址總線的A13~A0。片外高位地址A15A14采用2：4譯碼器進行選擇。低位地址分配給芯片內，高位地址形成片選邏輯。地址分配范圍C000H~FFFFH0000000000000011111111111111

1148000H~BFFFH00000000000000111111111111111034000H~7FFFH00000000000000111111111111110120000H~3FFFH0000000000000011111111111111001

地址范圍

片內地址A13A12A11A10A9A8A7A6A5A4A3A2A1A0選片地址A15A14芯片號

BY0Y1AY2Y3

A13CSA12#416K×8位A0WED7~D0A13CSA12#316K×8位A0WED7~D0A13CSA12#216K×8位A0WED7~D0A13CSA12#1

16K×8位A0WED7~D0A15A14A13A12***A0WED7~D02:4譯碼器如果一個存儲器的容量為M×N位，若使用L×K位存儲器芯片，則該存儲器共需要M/L×N/K個存儲器芯片。3.字位擴展按字長（位）方向擴展的芯片視為1組，并使該組內的芯片同時工作；再在增加字數(shù)方向擴展組，且使各組芯片分時工作。字向和位向同時擴充。例：要組成16M8位的存儲器系統(tǒng)，目前有芯片規(guī)格為4M1位,需用16/48/1=32片，如圖所示。圖中每行8片構成一個字節(jié)，是位擴展；4列構成4M為字擴展。

若有芯片規(guī)格為2M4位，則需用16片若有芯片規(guī)格為8M8位，則需用2片8片4組A22S=16M

8位D0CSI/O4M*1位A21~A0R/WCSI/O4M*1位A21~A0R/WCSI/O4M*1位A21~A0R/WCSI/O4M*1位A21~A0R/WA21~A0譯碼器Y0Y32-4譯碼器A23R/WD7

各排芯片的地址范圍（從上到下排列）：

A23A22A21A20A19------A01.00000-----0000000H~00111-------13FFFFFH2.01000-----0400000H~01111-------17FFFFFH3.10000-----0800000H~10111-------1BFFFFFH4.11000-----0C00000H~11111-------1FFFFFFH

字、位擴展用8片1K

×

4位存儲芯片組成4K

×

8位的存儲器8根數(shù)據(jù)線12根地址線WEA8A9A0...D7D0……A11A10CS0CS1CS2CS3片選譯碼................1K×41K×41K×41K×41K×41K×41K×41K×4三、訪存地址的譯碼方式關于選片地址的譯碼有全譯碼和部分譯碼之分。（1）全譯碼方式指選片地址全部參加譯碼，有兩種情況需采用全譯碼：實際使用的存儲空間與CPU可訪問的最大存儲空間相同。實際使用的存儲空間小于CPU可訪問的最大存儲空間，而對實際空間的地址范圍有嚴格的要求。

G1Y0G2A*G2BY4CY5BY6AY7A11CS*4K*8位*#2A0A11CS*4K*8位*#1A0A15A14A13A12A11***CPU*A0+5例：CPU地址線有16根，可訪存的最大存儲空間為64KB。系統(tǒng)中實際使用的存儲空間為8KB，選用存儲芯片容量為4K8位，并要求其地址范圍必須在4000H~5FFFH范圍內。............

地址范圍：

A15A14A13A12A11A10~A1A0地址范圍

Y0000000~000000H~000011~110FFFHY1000100~001000H~000