Verilog HDL數(shù)字集成電路設計原理與應用 第1章課件

第1章VerilogHDL數(shù)字集成電路設計方法概述1.1數(shù)字集成電路的發(fā)展和設計方法的演變1.2硬件描述語言 1.3VerilogHDL的發(fā)展和國際標準 1.4VerilogHDL和VHDL 1.5VerilogHDL在數(shù)字集成電路設計中的優(yōu)點 1.6功能模塊的可重用性 1.7IP核和知識產(chǎn)權保護 1.8VerilogHDL在數(shù)字集成電路設計流程中的作用 本章小結第1章VerilogHDL數(shù)字集成電路設計方法概述1.在線教務輔導網(wǎng)：教材其余課件及動畫素材請查閱在線教務輔導網(wǎng)QQ:349134187或者直接輸入下面地址：在線教務輔導網(wǎng)：http://www.shangfuwang

從20世紀60年代開始，數(shù)字集成電路的工藝、制造和設計技術飛速發(fā)展，數(shù)字集成電路從最早的真空管和電子管電路，發(fā)展到以硅基半導體為主的集成電路。集成電路的規(guī)模從開始的幾十個邏輯門的小規(guī)模集成電路(SmallScaleIntegrated，SSI)發(fā)展到單芯片數(shù)千萬個邏輯門的極大規(guī)模集成電路(UltraLargeScaleIntegrated,ULSI)，單芯片可以集成幾十億只晶體管(見圖1.1-1)。1.1數(shù)字集成電路的發(fā)展和設計方法的演變

從20世紀60年代開始，數(shù)字集成電路的工藝、集成電路設計單元從起初的分立元件發(fā)展到IP復用；系統(tǒng)級別由早期的印刷版系統(tǒng)發(fā)展到當下最為流行的片上系統(tǒng)(SystemonChip，SoC)；采用的65nm和45nm工藝技術已成熟，并迅速向更小尺寸的產(chǎn)品方向發(fā)展；功能方面也從開始的簡單布爾邏輯運算發(fā)展到可以每秒處理數(shù)十億次計算的復雜運算，使數(shù)字集成電路在計算機、通信、圖像等領域得到了廣泛應用。集成電路設計單元從起初的分立元件發(fā)展到IP復用；系統(tǒng)級別由早

圖1.1-1數(shù)字集成電路復雜度趨勢圖1.1-1數(shù)字集成電路復雜度趨勢集成電路工藝制造水平的提高和芯片規(guī)模的擴大，使芯片的設計方法和設計技術發(fā)生了很大的變化，如圖1.1-2所示。早期的數(shù)字系統(tǒng)大多采用搭積木式的原理圖設計方法，通過一些固定功能的器件加上一定的外圍電路構成模塊，再由這些模塊進一步形成功能電路。這種設計方式的靈活性差，只適合于中小規(guī)模的集成電路，當電路和模塊的規(guī)模增大時，設計效率會降低。集成電路工藝制造水平的提高和芯片規(guī)模的擴大，使芯片的設計

圖1.1-2數(shù)字集成電路設計方法的演變圖1.1-2數(shù)字集成電路設計方法的演變

集成電路的發(fā)展可分為三個主要階段。20世紀70年代(第一次變革時期)，是以加工制造為主導的IC(IntegratedCircuit)產(chǎn)業(yè)發(fā)展的初級階段，主流產(chǎn)品是簡單微處理器(MicroProcessorUnit，MPU)、存儲器以及標準通用邏輯電路。這一時期，IC整合元件廠(IntegratedDeviceManufacturer，IDM)在IC市場中充當主要角色，設計只作為附屬部門而存在。芯片設計和半導體工藝密切相關，設計主要以人工為主，計算機輔助設計(ComputerAidedDesign,CAD)系統(tǒng)僅作為數(shù)據(jù)處理和圖形編程之用。集成電路的發(fā)展可分為三個主要階段。20世紀70年代(第一20世紀80年代(第二次變革時期)是標準工藝加工線(Foundry)公司與IC設計公司共同發(fā)展的階段，主流產(chǎn)品是MPU、微控制器(MicroControlUnit，MCU)及專用IC(Application-SpecificIC，ASIC)。這時，F(xiàn)oundry和IC設計公司相結合的方式開始成為集成電路產(chǎn)業(yè)發(fā)展的新模式。這一時期，IC產(chǎn)業(yè)開始進入以客戶為導向的階段。首先，標準化功能的IC已難以滿足整機客戶對系統(tǒng)成本、可靠性等的要求；其次，由于小尺寸加工技術的進步，軟件的硬件化已成為可能，超大規(guī)模集成電路(VeryLargeScaleIntegrated，VLSI)開始成為主流芯片；20世紀80年代(第二次變革時期)是標準工藝加工線(Fo再次，隨著電子設計自動化(ElectronicDesignAutomation，EDA)工具軟件的發(fā)展，采用了元件庫、工藝模擬參數(shù)及其仿真概念等方法，芯片設計開始進入以計算機為主的抽象化軟件階段，使設計過程可以獨立于生產(chǎn)工藝而存在。無生產(chǎn)線的IC設計公司(Fabless)和設計部門紛紛建立起來并得到迅速的發(fā)展，同時以制造為主的Foundry工廠也迅速發(fā)展起來。1987年，全球第一個Foundry工廠—臺灣積體電路公司成立，它的創(chuàng)始人張忠謀被譽為“芯片加工之父”。再次，隨著電子設計自動化(ElectronicDesign20世紀90年代(第三次變革時期)，IC產(chǎn)業(yè)的“四業(yè)”開始分離，功能強大的通用型中央處理器(CentralProcessingUnit，CPU)和信號處理器(DigitalSignalProcessing，DSP)成為產(chǎn)業(yè)新的增長點。在這個階段，芯片廠商認識到，越來越龐大的集成電路產(chǎn)業(yè)體系并不利于整個IC產(chǎn)業(yè)的發(fā)展，“分”才能精，“整合”才成優(yōu)勢。于是，IC產(chǎn)業(yè)結構向高度專業(yè)化轉化成為一種趨勢，開始形成了設計業(yè)、制造業(yè)、封裝業(yè)、測試業(yè)獨立成行的局面，全球IC產(chǎn)業(yè)的發(fā)展越來越顯示出這種結構的優(yōu)勢。20世紀90年代(第三次變革時期)，IC產(chǎn)業(yè)的“四業(yè)”開進入21世紀，IC產(chǎn)業(yè)的發(fā)展速度更是驚人，基于市場和社會發(fā)展的需要，數(shù)字集成電路正向多元化發(fā)展。在芯片的市場需求方面，移動通信、多媒體技術等應用的迅速發(fā)展，使具有特定功能的差異化專用芯片取代通用型芯片，逐漸成為數(shù)字IC的主要增長點。在技術方面，出現(xiàn)了新的發(fā)展方向。首先，CMOS模擬技術的發(fā)展使得數(shù)模混合單芯片集成技術迅速發(fā)展，在設計和成本方面體現(xiàn)了巨大優(yōu)勢；進入21世紀，IC產(chǎn)業(yè)的發(fā)展速度更是驚人，基于市場和社會其次，應用需求使得存儲器在USLI芯片中的作用越來越明顯，高密度存儲器及其SoC設計成為設計的熱點；再次，單芯片規(guī)模的擴大使得單純依靠提升頻率的發(fā)展路線出現(xiàn)技術瓶頸，大規(guī)模多內核處理器結構成為通用型芯片和SoC芯片的主流設計方式。在設計方法方面，采用功能復用IP(IntelligentProperty)的設計方式成為IC設計和商業(yè)化的一種主要方式，極大提高了ULSI芯片的設計效率和可擴展性。其次，應用需求使得存儲器在USLI芯片中的作用越來越明顯，高隨著集成電路規(guī)模的迅速擴大和復雜度的不斷提高，芯片設計和制造成本不斷提高，設計、測試和制造工藝中的環(huán)節(jié)增加，使相應的設計過程變得越來越復雜，因此，設計者希望通過某種手段提高數(shù)字集成電路的設計、驗證的效率和可靠性。

集成電路單元從起初的分立元件到單元，然后到寄存器傳輸級，再到IP復用技術；系統(tǒng)級別由原先的印刷版系統(tǒng)到當下最為流行的SoC片上系統(tǒng)。由圖1.1-1可以看出，數(shù)字集成電路技術的發(fā)展速度基本符合摩爾定律，芯片上晶體管的集成數(shù)目以每三年翻兩番的速度增長。隨著集成電路規(guī)模的迅速擴大和復雜度的不斷提高，芯片設計和超大規(guī)模集成電路的發(fā)展給設計者和開發(fā)者提出了一系列問題，如高層次綜合、數(shù)?；旌想娐访枋?、仿真驗證與形式驗證等自動驗證手段、數(shù)字電路的超深亞微米效應，以及設計重用等。這些問題給EDA技術的發(fā)展提出了一系列新的課題。為了從更高的抽象層次開展設計工作，增強元件模型的可重用性，提高硬件描述設計效率，提出了采用硬件描述語言(HardwareDescriptionLanguage，HDL)進行數(shù)字集成電路設計。如何自動化、高效率地進行數(shù)字電路的設計，是HDL語言產(chǎn)生的出發(fā)點，也是其進一步完善和發(fā)展的目標。超大規(guī)模集成電路的發(fā)展給設計者和開發(fā)者提出了一系列問題，

C、FORTRAN、Pascal等程序化設計語言，極大地提高了計算機軟件程序設計的效率和可靠性。因此，在硬件設計領域，設計人員也希望采用程序化設計語言來進行硬件電路的設計。為此，產(chǎn)生了硬件描述語言HDL。HDL是一種高級程序設計語言，通過對數(shù)字電路和系統(tǒng)的語言描述，可以對數(shù)字集成電路進行設計和驗證。1.2硬件描述語言

C、FORTRAN、Pascal等程序化設計利用HDL語言，數(shù)字集成電路設計工程師可以根據(jù)電路結構的特點，采用層次化的設計結構，將抽象的邏輯功能用電路的方式進行實現(xiàn)。為了提高HDL對數(shù)字電路設計、綜合和仿真的能力，Mentor、Cadence、Synopsys等公司提供了功能強大的電子設計自動化(ElectronicDesignAutomation，EDA)工具，可以將HDL程序綜合成為網(wǎng)表，通過自動布局布線工具把網(wǎng)表轉換為具體電路布線結構，用于專用集成電路(ApplicationSpecificIntegratedCircuit，ASIC)和現(xiàn)場可編程門陣列(FieldProgrammableGateArray，F(xiàn)PGA)的實現(xiàn)。利用HDL語言，數(shù)字集成電路設計工程師可以根據(jù)電路結構的特點HDL語言發(fā)展至今，產(chǎn)生了很多種對于數(shù)字集成電路的描述性設計語言，并成功地應用于設計的各個階段(建模、仿真、驗證和綜合等)。20世紀80年代至今，已出現(xiàn)了上百種硬件描述語言，它們對設計自動化起到了極大的促進和推動作用，主要有GatewayDesignAutomation公司提出的VerilogHDL、美國國防部高級研究計劃局(DARPA)設計的VHDL、美國國防部RPASSP(RapidPrototypingofApplicationSpecificationSignalProcessing)計劃提出的基于面向對象的OOVHDL(ObjectOrientedVHDL)、美國杜克大學的DEVHDL(DukeExtendedVHDL)HDL語言發(fā)展至今，產(chǎn)生了很多種對于數(shù)字集成電路的描述性和美國電氣和電子工程師協(xié)會(InstituteofElectricalandElectronicsEngineers，IEEE)支持的VITAL等。VerilogHDL和VHDL語言是目前主要的兩種HDL語言，并分別在1995年和1987年被采納為IEEE國際標準，廣泛用于數(shù)字集成電路的設計和驗證領域。和美國電氣和電子工程師協(xié)會(InstituteofEle

VerilogHDL是一種常用的硬件描述語言，可以從系統(tǒng)級、電路級、門級到開關級等抽象層次，進行數(shù)字電路系統(tǒng)的建模、設計和驗證工作。利用該語言可以設計出簡單的門級電路，甚至功能完整的數(shù)字電路系統(tǒng)。1.3VerilogHDL的發(fā)展和國際標準

VerilogHDL是一種常用的硬件描述從VerilogHDL的設計初始到目前的廣泛應用，經(jīng)歷了近30年的發(fā)展歷程，其功能也由最初的模擬集成電路設計發(fā)展到數(shù)字和模擬電路設計(見圖1.3-1)，它已經(jīng)成為數(shù)字電路和數(shù)字集成電路中使用最為廣泛的設計語言。

VerilogHDL語言最初是由GatewayDesignAutomation(GDA)公司于1983年為其模擬器產(chǎn)品開發(fā)的硬件建模語言。作為一種便于使用的專用設計語言，VerilogHDL被廣泛用于模擬集成電路和仿真器中，并逐漸為眾多設計者所接受。在隨后的幾年，VerilogHDL開始在數(shù)字電路設計領域廣泛使用。從VerilogHDL的設計初始到目前的廣泛應用，經(jīng)歷1987年，Synopsys公司開始使用VerilogHDL語言作為綜合工具的輸入，為在數(shù)字集成電路上的應用提供了EDA綜合工具，提高了電路描述性設計方式的效率。1987年，Synopsys公司開始使用VerilogHD

圖1.3-1VerilogHDL的發(fā)展歷史圖1.3-1VerilogHDL的發(fā)展歷史1989年Cadence公司收購了GDA公司，VerilogHDL語言成為Cadence公司的專有設計語言。為了在更大范圍內推廣和使用VerilogHDL，1990年Cadence公司決定公開VerilogHDL語言，于是成立了OVI(OpenVerilogInternational)組織，負責促進VerilogHDL語言的發(fā)展。

1993年，幾乎所有ASIC廠商都開始支持VerilogHDL，并且認為VerilogHDL-XL是最好的仿真器。同時，OVI組織推出VerilogHDL2.0規(guī)范，IEEE接受了將其作為IEEE標準的提案。自此，VerilogHDL正式成為數(shù)字集成電路的設計語言標準(見表1.3-1)。1989年Cadence公司收購了GDA公司，Veril

表1.3-1VerilogHDL國際標準表1.3-1VerilogHDL國際標準1995年底，IEEE制定了第一個VerilogHDL語言標準VerilogIEEE1364-1995。在此基礎上，于2001年又增加了部分功能，并制定了較為完善的標準VerilogIEEE1364-2001。目前在數(shù)字集成電路方面主要采用的就是這兩個標準所規(guī)定的程序語法和設計規(guī)范。

VerilogHDL在數(shù)字集成電路設計上的優(yōu)越性，使其在硬件設計領域得到了廣泛的應用和發(fā)展。

在模擬電路設計方面，基于IEEE1364VerilogHDL規(guī)范，提出了模擬電路行業(yè)的標準建模語言Verilog-A，以提高模擬集成電路的程序化設計能力。1995年底，IEEE制定了第一個VerilogHDL語言在系統(tǒng)級設計方面，傳統(tǒng)的設計方法采用C語言等高級軟件語言進行數(shù)學模型的建立和分析，通過定點化設計，將數(shù)學模型轉變成電路模型，最后采用HDL語言進行電路設計。這種方法的缺點是，數(shù)學模型的建立和電路設計是獨立的，從而導致設計周期長、需要的人員和軟件多，且存在重復性的工作等問題。研究和開發(fā)人員希望能將數(shù)學模型直接用于數(shù)字集成電路的設計，以提高集成電路的設計效率，這就給EDA工具廠商提出了新的要求。在系統(tǒng)級設計方面，傳統(tǒng)的設計方法采用C語言等高級軟件語言為了滿足這一要求，2005年誕生了SystemVerilogIEEE1800-2005標準。該標準建立在VerilogHDL語言的基礎上，在系統(tǒng)層次上增強了模型建立和驗證的功能，是IEEE1364Verilog-2001標準的擴展，向下兼容Verilog-2001，并將成為下一代硬件設計和驗證的語言。

在功能設計方面，VerilogHDL采用描述性建模方式，通過行為描述、數(shù)據(jù)流描述和結構性描述等方式，可以對電路、輸入信號激勵和響應監(jiān)控方式進行設計。同時，提供編程語言接口，通過該接口可以在模擬、驗證期間從設計外部訪問設計，包括模擬的具體控制和運行。為了滿足這一要求，2005年誕生了SystemVeriloVerilogHDL語言定義了完善的語法規(guī)則，對每個語法結構都定義了清晰的模擬、仿真語義。它從C語言中繼承了多種操作符和結構，具有較強的擴展建模能力。VerilogHDL語言的核心子集相對緊湊，可以滿足大多數(shù)建模應用的要求，容易學習和掌握。當然，應用于數(shù)字集成電路設計的較為完整的VerilogHDL語言還有很多的語法規(guī)則和使用方式，需要進一步學習。本書主要針對VerilogHDL基本語法規(guī)則和數(shù)字集成電路設計進行講述，更為專業(yè)和細致的內容需要參照相關的國際標準和EDA工具的功能說明，以應對越來越復雜的數(shù)字集成電路芯片設計和驗證工作。VerilogHDL語言定義了完善的語法規(guī)則，對每個語

目前，最為常用的硬件描述語言有兩種，分別是VerilogHDL和VHDL(VHSICHardwareDescriptionLanguage)。其中，VHSIC是VeryHighSpeedIntegratedCircuit的縮寫，故VHDL準確的中文譯名應為甚高速集成電路的硬件描述語言。1.4VerilogHDL和VHDL

目前，最為常用的硬件描述語言有兩種，分別是VVerilogHDL和VHDL都是完備的HDL設計和驗證語言，具有完整的設計方法和設計規(guī)范。它們可以設計和驗證超大規(guī)模數(shù)字集成電路，并且都已成為IEEE標準。選用哪種語言進行數(shù)字集成電路開發(fā)，主要取決于設計單位的基礎、計劃采用的設計方案和EDA工具。這兩種HDL語言具有較多的共同特點：

(1)能形式化地抽象表示電路的行為和結構；

(2)支持邏輯設計中層次與范圍的描述；

(3)可借用高級語言的精巧結構來簡化電路行為的描述，具有電路仿真與驗證機制，以保證設計的正確性；VerilogHDL和VHDL都是完備的HDL設計和驗(4)支持電路描述由高層到底層的綜合轉換；

(5)硬件描述與實現(xiàn)工藝無關(有關工藝參數(shù)可通過語言提供的屬性包括進去)；

(6)便于文檔管理；

(7)易于理解和設計重用。

但是作為兩種不同的標準化HDL語言，VerilogHDL和VHDL在設計方法和范圍方面也有一些各自的特點。(4)支持電路描述由高層到底層的綜合轉換；

(5)(1)在設計方法方面，VHDL語言語法結構緊湊、靈活性差、設計規(guī)則繁瑣，初學者需要用較長時間掌握它。由于語法規(guī)則嚴謹性高，VHDL可綜合性和代碼一致性很強，適用于規(guī)模較大的數(shù)字集成電路系統(tǒng)設計。而VerilogHDL語言的語法結構和設計方式靈活，初學者對語言掌握的難度較小，設計也較容易進行綜合和驗證。但是由于設計代碼風格的多樣性，當數(shù)字電路規(guī)模較大時，代碼的管理和系統(tǒng)設計難度較大。當然，作為經(jīng)驗豐富的數(shù)字電路設計工程師，采用何種語言進行設計的關鍵在于對語言和電路的掌握能力和對設計規(guī)范的理解程度。(1)在設計方法方面，VHDL語言語法結構緊湊、靈活性為了發(fā)揮兩種設計語言在設計方面各自的優(yōu)勢，EDA工具廠商提供了VerilogHDL和VHDL語言的混合設計、驗證和綜合方法。因此，設計人員只需掌握其中一種HDL語言即可。

(2)在設計范圍方面，VerilogHDL和VHDL語言有一個顯著的區(qū)別：VerilogHDL可以描述系統(tǒng)級(System)、算法級(Algorithm)、寄存器傳輸級(RTL)、門級(Gate)和開關級(Switch)電路，而VHDL則不具備開關級電路描述能力。在FPGA和CPLD等用戶可配置數(shù)字電路設計中，由于最小可配置電路是門級電路，為了發(fā)揮兩種設計語言在設計方面各自的優(yōu)勢，EDA工具廠商沒有開關級可配置電路，因此兩種語言的設計能力相當。但是在專用數(shù)字集成電路設計和開關級描述方面，VerilogHDL語言的設計范圍比VHDL略大一些。

圖1.4-1是VerilogHDL和VHDL在電路建模能力方面的比較。隨著數(shù)字集成電路工藝和設計方法的快速發(fā)展，這兩種設計語言也在不斷豐富和改進，以滿足更大、更高速、更復雜的數(shù)字集成電路系統(tǒng)設計的要求。沒有開關級可配置電路，因此兩種語言的設計能力相當。但是在專用

圖1.4-1VerilogHDL和VHDL建模能力比較圖1.4-1VerilogHDL和VHDL建模

在數(shù)字集成電路出現(xiàn)的最初幾十年中，數(shù)字邏輯電路和系統(tǒng)的設計規(guī)模較小，復雜度也低。ASIC、FPGA和CPLD的設計工作采用廠家提供的專用電路圖工具，通過連接線將定制電路單元進行互連實現(xiàn)。隨著電路規(guī)模的增加，設計人員通常要花費很多的時間做大量重復的手工布線工作，同時為了達到設計目標，對于大量定制單元電路要分廠熟悉。這種低效率的設計方式持續(xù)了很長時間。1.5VerilogHDL在數(shù)字集成電路設計中的優(yōu)點

在數(shù)字集成電路出現(xiàn)的最初幾十年中，數(shù)字邏輯電VerilogHDL語言和EDA工具的出現(xiàn)和發(fā)展，通過運用高效率的描述性語言和強大的仿真綜合工具，使設計人員將注意力集中于系統(tǒng)、算法和電路結構上，極大地提高了設計輸入和驗證的效率。

作為最廣泛采用的HDL語言，VerilogHDL在硬件描述方面的效率高、靈活性強。圖1.5-1中的(a)和(b)分別是4位和32位總線與邏輯的原理圖設計和VerilogHDL語言描述方式的對比。VerilogHDL語言和EDA工具的出現(xiàn)和發(fā)展，通過

圖1.5-1組合邏輯電路原理圖設計和VerilogHDL語言描述方式對比圖1.5-1組合邏輯電路原理圖設計和Verilo

圖1.5-2時序邏輯電路原理圖設計和VerilogHDL語言描述方式對比

圖1.5-2時序邏輯電路原理圖設計和Ver

圖1.5-1和圖1.5-2分別是典型的組合邏輯電路和時序邏輯電路。從這兩個例子可以看到，VerilogHDL在設計方面有兩個突出的能力。第一，可以用較少的語句描述較為復雜的電路。圖1.5-1和圖1.5-2中采用一條有效語句即實現(xiàn)了電路設計。第二，VerilogHDL具有極為靈活的可擴展特性。圖1.5-1中，VerilogHDL僅需修改總線的位寬，即可將4位總線與邏輯轉變?yōu)?2位總線與邏輯。圖1.5-2中僅需改變移位信號的長度，就可以實現(xiàn)不同長度移位寄存器設計。

通過這兩個例子可以看到，VerilogHDL極大地提高了原理圖設計的效率，同時提高了設計的靈活性和對電路設計的有效管理。圖1.5-1和圖1.5-2分別是典型的組合邏輯電路和時序

HDL語言的標準化極大地擴展了VerilogHDL和VHDL語言的使用范圍，并增強了其通用性。目前絕大多數(shù)的數(shù)字集成電路和FPGA的開發(fā)采用了HDL語言。這使得VerilogHDL和VHDL的功能模塊積累得越來越多，同時也極大地提高了功能模塊的可重用性。

由于模塊的可重用性對于硬件電路開發(fā)效率的提高至關重要，因此業(yè)界提出了數(shù)字集成電路的軟核、硬核和固核的概念。1.6功能模塊的可重用性

HDL語言的標準化極大地擴展了Verilog軟核(SoftCore)一般是指經(jīng)過功能驗證、5000門以上的可綜合VerilogHDL或VHDL模型。軟核通常與設計方法和電路所采用的工藝無關，具有很強的可綜合性和可重用性。由軟核構成的器件稱為虛擬器件，通過EDA綜合工具可以把它與其它數(shù)字邏輯電路結合起來，構成新的功能電路。軟核的可重用性大大縮短了設計周期，提高了復雜電路的設計能力。

固核(Firm

Core)通常是指在FPGA器件上，經(jīng)過綜合驗證、大于5000門的電路網(wǎng)表文件。軟核(SoftCore)一般是指經(jīng)過功能驗證、5000硬核(Hard

Core)通常是指在ASIC器件上，經(jīng)過驗證，正確的、大于5000門的電路結構版圖掩模。

軟核、固核和硬核是目前數(shù)字集成電路功能單元模塊在不同層級使用的三種形式。由于“軟核”采用可讀性較高的可綜合HDL語言實現(xiàn)，因此其可維護性和可重用性程度高，使用也更加靈活和便捷。固核和硬核是針對不同芯片平臺的功能單元，性能穩(wěn)定，不易修改。商用“軟核”通常都有針對不同芯片和工藝而定制的“硬核”和“固核”，可以從不同層次提高數(shù)字電路功能模塊的可重用性。硬核(Hard?Core)通常是指在ASIC器件上，經(jīng)過目前國際設計領域正試圖通過建立相應的標準化組織，推廣和規(guī)范軟核的使用方式，如虛擬接口聯(lián)盟(VirtualSocketInterfaceAlliance)希望對接口的標準化來提高HDL語言設計模塊的可重用性。目前國際設計領域正試圖通過建立相應的標準化組織，推廣和規(guī)

軟核的產(chǎn)生和推廣，為集成電路的設計和開發(fā)提供了一種新的商業(yè)模式，采用HDL語言的可綜合代碼已成為集成電路和系統(tǒng)產(chǎn)業(yè)中的重要產(chǎn)品。現(xiàn)在，超大規(guī)模的ASIC和FPGA設計更多采用的是不同公司功能模塊的組合，通過開發(fā)特定功能的部件電路，形成具有特定功能的芯片和系統(tǒng)。相應的內核成為各個公司重要的資產(chǎn)，并擁有特殊的知識產(chǎn)權。1.7IP核和知識產(chǎn)權保護

軟核的產(chǎn)生和推廣，為集成電路的設計和開發(fā)提供IP核是具有知識產(chǎn)權核的集成電路芯核的總稱，是經(jīng)過反復驗證過的、具有特定功能的宏模塊，且該模塊與芯片制造工藝無關，可以移植到不同的半導體工藝中。到了SoC階段，向用戶提供IP核服務已經(jīng)成為可編程邏輯器件提供商的重要任務。在SoC芯片的設計生產(chǎn)過程中，芯片的生產(chǎn)廠家只需根據(jù)設計需要購入相應功能的IP核，再將這些IP核按照設計要求進行組合，即可完成所需特定功能的設計，如圖1.7-1所示。這樣可以大大減少設計人力的投入并降低風險，縮短設計周期，確保產(chǎn)品質量。IP核是具有知識產(chǎn)權核的集成電路芯核的總稱，是經(jīng)過反復驗

圖1.7-1采用IP模式進行開發(fā)的SoC設計圖1.7-1采用IP模式進行開發(fā)的SoC設計

對于可編程提供商來說，能夠提供的IP核越豐富，用戶的設計就會越方便，其市場占有率就越高?，F(xiàn)在，IP核已經(jīng)成為系統(tǒng)設計的基本單元，并作為獨立設計成果被交換、轉讓和銷售。

目前，全球最大的IP設計公司是英國的ARM公司，通過IP的市場推廣，不同性能的ARM被廣泛用于通信、計算機、媒體控制器、工業(yè)芯片中，極大地提高了設計的效率。這種商業(yè)模式為集成電路的發(fā)展做出了重要貢獻。對于可編程提供商來說，能夠提供的IP核越豐富，用戶的設計

圖1.8-1為一般的數(shù)字集成電路設計流程。作為一種標準化的硬件電路設計語言，VerilogHDL語言在設計和驗證中起著重要作用。1.8VerilogHDL在數(shù)字集成電路設計流程中的作用

圖1.8-1為一般的數(shù)字集成電路設計流程。

圖1.8-1數(shù)字集成電路設計流程圖1.8-1數(shù)字集成電路設計流程

數(shù)字集成電路和FPGA設計過程主要分為四個階段。第一階段是系統(tǒng)設計階段，包括總體方案和系統(tǒng)建模兩個主要過程。總體方案是對系統(tǒng)進行結構規(guī)劃、功能分割和互連模型系統(tǒng)級規(guī)劃的工作。系統(tǒng)建模是對總體方案的細化，將總體方案劃分為具體的功能模塊，并對互連總線等進行較為詳細的設計。

第二階段是數(shù)字電路設計和代碼編寫階段，即RTL代碼編寫階段。在這個階段，設計人員將系統(tǒng)設計的功能模塊進行具體的電路設計，并形成可以測試的功能代碼。數(shù)字集成電路和FPGA設計過程主要分為四個階段。第一階段第三階段是電路驗證階段，主要包括對硬件描述語言程序代碼的功能驗證和經(jīng)過EDA綜合工具后的時序驗證兩個部分。VerilogHDL程序可以對代碼的功能進行基本邏輯的初步驗證。VerilogHDL也可以對程序綜合后生成電路進行時序驗證，電路的網(wǎng)表也可以用VerilogHDL程序形式表示。

第四階段是集成電路的后端設計階段，主要通過EDA工具進行物理綜合、布局布線、物理驗證、原型建立和測試，并最終交付工藝實現(xiàn)。第三階段是電路驗證階段，主要包括對硬件描述語言程序代碼的在集成電路的設計流程中，以VerilogHDL語言為代表的HDL語言發(fā)揮了很大作用。在第一、二階段的電路設計過程中，VerilogHDL語言主要進行系統(tǒng)級和電路級的設計和驗證；在第三、四階段，對于不同階段的綜合網(wǎng)表和物理電路的驗證工作，VerilogHDL語言也被用于電路的驗證工作。

因此，VerilogHDL用于復雜數(shù)字邏輯電路和系統(tǒng)的總體仿真、子系統(tǒng)仿真和具體電路綜合等各個設計階段，在設計流程中具有重要的作用。在集成電路的設計流程中，以VerilogHDL語言為代

經(jīng)過近30年的發(fā)展和應用，VerilogHDL語言已經(jīng)成為超大規(guī)模數(shù)字集成電路和FPGA等的主要設計語言和設計方法。在設計和驗證方面的優(yōu)越性使其不斷完善，極大地提高了數(shù)字集成電路的設計能力。

本章小結

經(jīng)過近30年的發(fā)展和應用，Verilog以HDL語言為基礎的IP技術，進一步提高了設計的效率，并為集成電路產(chǎn)業(yè)提供了一種新的合作方式和商業(yè)模式。VerilogHDL語言正在數(shù)字集成電路的設計、驗證和綜合等方面發(fā)揮著越來越重要的作用。熟練掌握VerilogHDL程序設計語言，已經(jīng)成為數(shù)字集成電路設計的重要基礎。以HDL語言為基礎的IP技術，進一步提高了設計的效率，并第1章VerilogHDL數(shù)字集成電路設計方法概述1.1數(shù)字集成電路的發(fā)展和設計方法的演變1.2硬件描述語言 1.3VerilogHDL的發(fā)展和國際標準 1.4VerilogHDL和VHDL 1.5VerilogHDL在數(shù)字集成電路設計中的優(yōu)點 1.6功能模塊的可重用性 1.7IP核和知識產(chǎn)權保護 1.8VerilogHDL在數(shù)字集成電路設計流程中的作用 本章小結第1章VerilogHDL數(shù)字集成電路設計方法概述1.在線教務輔導網(wǎng)：教材其余課件及動畫素材請查閱在線教務輔導網(wǎng)QQ:349134187或者直接輸入下面地址：在線教務輔導網(wǎng)：http://www.shangfuwang

從20世紀60年代開始，數(shù)字集成電路的工藝、制造和設計技術飛速發(fā)展，數(shù)字集成電路從最早的真空管和電子管電路，發(fā)展到以硅基半導體為主的集成電路。集成電路的規(guī)模從開始的幾十個邏輯門的小規(guī)模集成電路(SmallScaleIntegrated，SSI)發(fā)展到單芯片數(shù)千萬個邏輯門的極大規(guī)模集成電路(UltraLargeScaleIntegrated,ULSI)，單芯片可以集成幾十億只晶體管(見圖1.1-1)。1.1數(shù)字集成電路的發(fā)展和設計方法的演變

從20世紀60年代開始，數(shù)字集成電路的工藝、集成電路設計單元從起初的分立元件發(fā)展到IP復用；系統(tǒng)級別由早期的印刷版系統(tǒng)發(fā)展到當下最為流行的片上系統(tǒng)(SystemonChip，SoC)；采用的65nm和45nm工藝技術已成熟，并迅速向更小尺寸的產(chǎn)品方向發(fā)展；功能方面也從開始的簡單布爾邏輯運算發(fā)展到可以每秒處理數(shù)十億次計算的復雜運算，使數(shù)字集成電路在計算機、通信、圖像等領域得到了廣泛應用。集成電路設計單元從起初的分立元件發(fā)展到IP復用；系統(tǒng)級別由早

圖1.1-1數(shù)字集成電路復雜度趨勢圖1.1-1數(shù)字集成電路復雜度趨勢集成電路工藝制造水平的提高和芯片規(guī)模的擴大，使芯片的設計方法和設計技術發(fā)生了很大的變化，如圖1.1-2所示。早期的數(shù)字系統(tǒng)大多采用搭積木式的原理圖設計方法，通過一些固定功能的器件加上一定的外圍電路構成模塊，再由這些模塊進一步形成功能電路。這種設計方式的靈活性差，只適合于中小規(guī)模的集成電路，當電路和模塊的規(guī)模增大時，設計效率會降低。集成電路工藝制造水平的提高和芯片規(guī)模的擴大，使芯片的設計

圖1.1-2數(shù)字集成電路設計方法的演變圖1.1-2數(shù)字集成電路設計方法的演變

集成電路的發(fā)展可分為三個主要階段。20世紀70年代(第一次變革時期)，是以加工制造為主導的IC(IntegratedCircuit)產(chǎn)業(yè)發(fā)展的初級階段，主流產(chǎn)品是簡單微處理器(MicroProcessorUnit，MPU)、存儲器以及標準通用邏輯電路。這一時期，IC整合元件廠(IntegratedDeviceManufacturer，IDM)在IC市場中充當主要角色，設計只作為附屬部門而存在。芯片設計和半導體工藝密切相關，設計主要以人工為主，計算機輔助設計(ComputerAidedDesign,CAD)系統(tǒng)僅作為數(shù)據(jù)處理和圖形編程之用。集成電路的發(fā)展可分為三個主要階段。20世紀70年代(第一20世紀80年代(第二次變革時期)是標準工藝加工線(Foundry)公司與IC設計公司共同發(fā)展的階段，主流產(chǎn)品是MPU、微控制器(MicroControlUnit，MCU)及專用IC(Application-SpecificIC，ASIC)。這時，F(xiàn)oundry和IC設計公司相結合的方式開始成為集成電路產(chǎn)業(yè)發(fā)展的新模式。這一時期，IC產(chǎn)業(yè)開始進入以客戶為導向的階段。首先，標準化功能的IC已難以滿足整機客戶對系統(tǒng)成本、可靠性等的要求；其次，由于小尺寸加工技術的進步，軟件的硬件化已成為可能，超大規(guī)模集成電路(VeryLargeScaleIntegrated，VLSI)開始成為主流芯片；20世紀80年代(第二次變革時期)是標準工藝加工線(Fo再次，隨著電子設計自動化(ElectronicDesignAutomation，EDA)工具軟件的發(fā)展，采用了元件庫、工藝模擬參數(shù)及其仿真概念等方法，芯片設計開始進入以計算機為主的抽象化軟件階段，使設計過程可以獨立于生產(chǎn)工藝而存在。無生產(chǎn)線的IC設計公司(Fabless)和設計部門紛紛建立起來并得到迅速的發(fā)展，同時以制造為主的Foundry工廠也迅速發(fā)展起來。1987年，全球第一個Foundry工廠—臺灣積體電路公司成立，它的創(chuàng)始人張忠謀被譽為“芯片加工之父”。再次，隨著電子設計自動化(ElectronicDesign20世紀90年代(第三次變革時期)，IC產(chǎn)業(yè)的“四業(yè)”開始分離，功能強大的通用型中央處理器(CentralProcessingUnit，CPU)和信號處理器(DigitalSignalProcessing，DSP)成為產(chǎn)業(yè)新的增長點。在這個階段，芯片廠商認識到，越來越龐大的集成電路產(chǎn)業(yè)體系并不利于整個IC產(chǎn)業(yè)的發(fā)展，“分”才能精，“整合”才成優(yōu)勢。于是，IC產(chǎn)業(yè)結構向高度專業(yè)化轉化成為一種趨勢，開始形成了設計業(yè)、制造業(yè)、封裝業(yè)、測試業(yè)獨立成行的局面，全球IC產(chǎn)業(yè)的發(fā)展越來越顯示出這種結構的優(yōu)勢。20世紀90年代(第三次變革時期)，IC產(chǎn)業(yè)的“四業(yè)”開進入21世紀，IC產(chǎn)業(yè)的發(fā)展速度更是驚人，基于市場和社會發(fā)展的需要，數(shù)字集成電路正向多元化發(fā)展。在芯片的市場需求方面，移動通信、多媒體技術等應用的迅速發(fā)展，使具有特定功能的差異化專用芯片取代通用型芯片，逐漸成為數(shù)字IC的主要增長點。在技術方面，出現(xiàn)了新的發(fā)展方向。首先，CMOS模擬技術的發(fā)展使得數(shù)模混合單芯片集成技術迅速發(fā)展，在設計和成本方面體現(xiàn)了巨大優(yōu)勢；進入21世紀，IC產(chǎn)業(yè)的發(fā)展速度更是驚人，基于市場和社會其次，應用需求使得存儲器在USLI芯片中的作用越來越明顯，高密度存儲器及其SoC設計成為設計的熱點；再次，單芯片規(guī)模的擴大使得單純依靠提升頻率的發(fā)展路線出現(xiàn)技術瓶頸，大規(guī)模多內核處理器結構成為通用型芯片和SoC芯片的主流設計方式。在設計方法方面，采用功能復用IP(IntelligentProperty)的設計方式成為IC設計和商業(yè)化的一種主要方式，極大提高了ULSI芯片的設計效率和可擴展性。其次，應用需求使得存儲器在USLI芯片中的作用越來越明顯，高隨著集成電路規(guī)模的迅速擴大和復雜度的不斷提高，芯片設計和制造成本不斷提高，設計、測試和制造工藝中的環(huán)節(jié)增加，使相應的設計過程變得越來越復雜，因此，設計者希望通過某種手段提高數(shù)字集成電路的設計、驗證的效率和可靠性。

集成電路單元從起初的分立元件到單元，然后到寄存器傳輸級，再到IP復用技術；系統(tǒng)級別由原先的印刷版系統(tǒng)到當下最為流行的SoC片上系統(tǒng)。由圖1.1-1可以看出，數(shù)字集成電路技術的發(fā)展速度基本符合摩爾定律，芯片上晶體管的集成數(shù)目以每三年翻兩番的速度增長。隨著集成電路規(guī)模的迅速擴大和復雜度的不斷提高，芯片設計和超大規(guī)模集成電路的發(fā)展給設計者和開發(fā)者提出了一系列問題，如高層次綜合、數(shù)模混合電路描述、仿真驗證與形式驗證等自動驗證手段、數(shù)字電路的超深亞微米效應，以及設計重用等。這些問題給EDA技術的發(fā)展提出了一系列新的課題。為了從更高的抽象層次開展設計工作，增強元件模型的可重用性，提高硬件描述設計效率，提出了采用硬件描述語言(HardwareDescriptionLanguage，HDL)進行數(shù)字集成電路設計。如何自動化、高效率地進行數(shù)字電路的設計，是HDL語言產(chǎn)生的出發(fā)點，也是其進一步完善和發(fā)展的目標。超大規(guī)模集成電路的發(fā)展給設計者和開發(fā)者提出了一系列問題，

C、FORTRAN、Pascal等程序化設計語言，極大地提高了計算機軟件程序設計的效率和可靠性。因此，在硬件設計領域，設計人員也希望采用程序化設計語言來進行硬件電路的設計。為此，產(chǎn)生了硬件描述語言HDL。HDL是一種高級程序設計語言，通過對數(shù)字電路和系統(tǒng)的語言描述，可以對數(shù)字集成電路進行設計和驗證。1.2硬件描述語言

C、FORTRAN、Pascal等程序化設計利用HDL語言，數(shù)字集成電路設計工程師可以根據(jù)電路結構的特點，采用層次化的設計結構，將抽象的邏輯功能用電路的方式進行實現(xiàn)。為了提高HDL對數(shù)字電路設計、綜合和仿真的能力，Mentor、Cadence、Synopsys等公司提供了功能強大的電子設計自動化(ElectronicDesignAutomation，EDA)工具，可以將HDL程序綜合成為網(wǎng)表，通過自動布局布線工具把網(wǎng)表轉換為具體電路布線結構，用于專用集成電路(ApplicationSpecificIntegratedCircuit，ASIC)和現(xiàn)場可編程門陣列(FieldProgrammableGateArray，F(xiàn)PGA)的實現(xiàn)。利用HDL語言，數(shù)字集成電路設計工程師可以根據(jù)電路結構的特點HDL語言發(fā)展至今，產(chǎn)生了很多種對于數(shù)字集成電路的描述性設計語言，并成功地應用于設計的各個階段(建模、仿真、驗證和綜合等)。20世紀80年代至今，已出現(xiàn)了上百種硬件描述語言，它們對設計自動化起到了極大的促進和推動作用，主要有GatewayDesignAutomation公司提出的VerilogHDL、美國國防部高級研究計劃局(DARPA)設計的VHDL、美國國防部RPASSP(RapidPrototypingofApplicationSpecificationSignalProcessing)計劃提出的基于面向對象的OOVHDL(ObjectOrientedVHDL)、美國杜克大學的DEVHDL(DukeExtendedVHDL)HDL語言發(fā)展至今，產(chǎn)生了很多種對于數(shù)字集成電路的描述性和美國電氣和電子工程師協(xié)會(InstituteofElectricalandElectronicsEngineers，IEEE)支持的VITAL等。VerilogHDL和VHDL語言是目前主要的兩種HDL語言，并分別在1995年和1987年被采納為IEEE國際標準，廣泛用于數(shù)字集成電路的設計和驗證領域。和美國電氣和電子工程師協(xié)會(InstituteofEle

VerilogHDL是一種常用的硬件描述語言，可以從系統(tǒng)級、電路級、門級到開關級等抽象層次，進行數(shù)字電路系統(tǒng)的建模、設計和驗證工作。利用該語言可以設計出簡單的門級電路，甚至功能完整的數(shù)字電路系統(tǒng)。1.3VerilogHDL的發(fā)展和國際標準

VerilogHDL是一種常用的硬件描述從VerilogHDL的設計初始到目前的廣泛應用，經(jīng)歷了近30年的發(fā)展歷程，其功能也由最初的模擬集成電路設計發(fā)展到數(shù)字和模擬電路設計(見圖1.3-1)，它已經(jīng)成為數(shù)字電路和數(shù)字集成電路中使用最為廣泛的設計語言。

VerilogHDL語言最初是由GatewayDesignAutomation(GDA)公司于1983年為其模擬器產(chǎn)品開發(fā)的硬件建模語言。作為一種便于使用的專用設計語言，VerilogHDL被廣泛用于模擬集成電路和仿真器中，并逐漸為眾多設計者所接受。在隨后的幾年，VerilogHDL開始在數(shù)字電路設計領域廣泛使用。從VerilogHDL的設計初始到目前的廣泛應用，經(jīng)歷1987年，Synopsys公司開始使用VerilogHDL語言作為綜合工具的輸入，為在數(shù)字集成電路上的應用提供了EDA綜合工具，提高了電路描述性設計方式的效率。1987年，Synopsys公司開始使用VerilogHD

圖1.3-1VerilogHDL的發(fā)展歷史圖1.3-1VerilogHDL的發(fā)展歷史1989年Cadence公司收購了GDA公司，VerilogHDL語言成為Cadence公司的專有設計語言。為了在更大范圍內推廣和使用VerilogHDL，1990年Cadence公司決定公開VerilogHDL語言，于是成立了OVI(OpenVerilogInternational)組織，負責促進VerilogHDL語言的發(fā)展。

1993年，幾乎所有ASIC廠商都開始支持VerilogHDL，并且認為VerilogHDL-XL是最好的仿真器。同時，OVI組織推出VerilogHDL2.0規(guī)范，IEEE接受了將其作為IEEE標準的提案。自此，VerilogHDL正式成為數(shù)字集成電路的設計語言標準(見表1.3-1)。1989年Cadence公司收購了GDA公司，Veril

表1.3-1VerilogHDL國際標準表1.3-1VerilogHDL國際標準1995年底，IEEE制定了第一個VerilogHDL語言標準VerilogIEEE1364-1995。在此基礎上，于2001年又增加了部分功能，并制定了較為完善的標準VerilogIEEE1364-2001。目前在數(shù)字集成電路方面主要采用的就是這兩個標準所規(guī)定的程序語法和設計規(guī)范。

VerilogHDL在數(shù)字集成電路設計上的優(yōu)越性，使其在硬件設計領域得到了廣泛的應用和發(fā)展。

在模擬電路設計方面，基于IEEE1364VerilogHDL規(guī)范，提出了模擬電路行業(yè)的標準建模語言Verilog-A，以提高模擬集成電路的程序化設計能力。1995年底，IEEE制定了第一個VerilogHDL語言在系統(tǒng)級設計方面，傳統(tǒng)的設計方法采用C語言等高級軟件語言進行數(shù)學模型的建立和分析，通過定點化設計，將數(shù)學模型轉變成電路模型，最后采用HDL語言進行電路設計。這種方法的缺點是，數(shù)學模型的建立和電路設計是獨立的，從而導致設計周期長、需要的人員和軟件多，且存在重復性的工作等問題。研究和開發(fā)人員希望能將數(shù)學模型直接用于數(shù)字集成電路的設計，以提高集成電路的設計效率，這就給EDA工具廠商提出了新的要求。在系統(tǒng)級設計方面，傳統(tǒng)的設計方法采用C語言等高級軟件語言為了滿足這一要求，2005年誕生了SystemVerilogIEEE1800-2005標準。該標準建立在VerilogHDL語言的基礎上，在系統(tǒng)層次上增強了模型建立和驗證的功能，是IEEE1364Verilog-2001標準的擴展，向下兼容Verilog-2001，并將成為下一代硬件設計和驗證的語言。

在功能設計方面，VerilogHDL采用描述性建模方式，通過行為描述、數(shù)據(jù)流描述和結構性描述等方式，可以對電路、輸入信號激勵和響應監(jiān)控方式進行設計。同時，提供編程語言接口，通過該接口可以在模擬、驗證期間從設計外部訪問設計，包括模擬的具體控制和運行。為了滿足這一要求，2005年誕生了SystemVeriloVerilogHDL語言定義了完善的語法規(guī)則，對每個語法結構都定義了清晰的模擬、仿真語義。它從C語言中繼承了多種操作符和結構，具有較強的擴展建模能力。VerilogHDL語言的核心子集相對緊湊，可以滿足大多數(shù)建模應用的要求，容易學習和掌握。當然，應用于數(shù)字集成電路設計的較為完整的VerilogHDL語言還有很多的語法規(guī)則和使用方式，需要進一步學習。本書主要針對VerilogHDL基本語法規(guī)則和數(shù)字集成電路設計進行講述，更為專業(yè)和細致的內容需要參照相關的國際標準和EDA工具的功能說明，以應對越來越復雜的數(shù)字集成電路芯片設計和驗證工作。VerilogHDL語言定義了完善的語法規(guī)則，對每個語

目前，最為常用的硬件描述語言有兩種，分別是VerilogHDL和VHDL(VHSICHardwareDescriptionLanguage)。其中，VHSIC是VeryHighSpeedIntegratedCircuit的縮寫，故VHDL準確的中文譯名應為甚高速集成電路的硬件描述語言。1.4VerilogHDL和VHDL

目前，最為常用的硬件描述語言有兩種，分別是VVerilogHDL和VHDL都是完備的HDL設計和驗證語言，具有完整的設計方法和設計規(guī)范。它們可以設計和驗證超大規(guī)模數(shù)字集成電路，并且都已成為IEEE標準。選用哪種語言進行數(shù)字集成電路開發(fā)，主要取決于設計單位的基礎、計劃采用的設計方案和EDA工具。這兩種HDL語言具有較多的共同特點：

(1)能形式化地抽象表示電路的行為和結構；

(2)支持邏輯設計中層次與范圍的描述；

(3)可借用高級語言的精巧結構來簡化電路行為的描述，具有電路仿真與驗證機制，以保證設計的正確性；VerilogHDL和VHDL都是完備的HDL設計和驗(4)支持電路描述由高層到底層的綜合轉換；

(5)硬件描述與實現(xiàn)工藝無關(有關工藝參數(shù)可通過語言提供的屬性包括進去)；

(6)便于文檔管理；

(7)易于理解和設計重用。

但是作為兩種不同的標準化HDL語言，VerilogHDL和VHDL在設計方法和范圍方面也有一些各自的特點。(4)支持電路描述由高層到底層的綜合轉換；

(5)(1)在設計方法方面，VHDL語言語法結構緊湊、靈活性差、設計規(guī)則繁瑣，初學者需要用較長時間掌握它。由于語法規(guī)則嚴謹性高，VHDL可綜合性和代碼一致性很強，適用于規(guī)模較大的數(shù)字集成電路系統(tǒng)設計。而VerilogHDL語言的語法結構和設計方式靈活，初學者對語言掌握的難度較小，設計也較容易進行綜合和驗證。但是由于設計代碼風格的多樣性，當數(shù)字電路規(guī)模較大時，代碼的管理和系統(tǒng)設計難度較大。當然，作為經(jīng)驗豐富的數(shù)字電路設計工程師，采用何種語言進行設計的關鍵在于對語言和電路的掌握能力和對設計規(guī)范的理解程度。(1)在設計方法方面，VHDL語言語法結構緊湊、靈活性為了發(fā)揮兩種設計語言在設計方面各自的優(yōu)勢，EDA工具廠商提供了VerilogHDL和VHDL語言的混合設計、驗證和綜合方法。因此，設計人員只需掌握其中一種HDL語言即可。

(2)在設計范圍方面，VerilogHDL和VHDL語言有一個顯著的區(qū)別：VerilogHDL可以描述系統(tǒng)級(System)、算法級(Algorithm)、寄存器傳輸級(RTL)、門級(Gate)和開關級(Switch)電路，而VHDL則不具備開關級電路描述能力。在FPGA和CPLD等用戶可配置數(shù)字電路設計中，由于最小可配置電路是門級電路，為了發(fā)揮兩種設計語言在設計方面各自的優(yōu)勢，EDA工具廠商沒有開關級可配置電路，因此兩種語言的設計能力相當。但是在專用數(shù)字集成電路設計和開關級描述方面，VerilogHDL語言的設計范圍比VHDL略大一些。

圖1.4-1是VerilogHDL和VHDL在電路建模能力方面的比較。隨著數(shù)字集成電路工藝和設計方法的快速發(fā)展，這兩種設計語言也在不斷豐富和改進，以滿足更大、更高速、更復雜的數(shù)字集成電路系統(tǒng)設計的要求。沒有開關級可配置電路，因此兩種語言的設計能力相當。但是在專用

圖1.4-1VerilogHDL和VHDL建模能力比較圖1.4-1VerilogHDL和VHDL建模

在數(shù)字集成電路出現(xiàn)的最初幾十年中，數(shù)字邏輯電路和系統(tǒng)的設計規(guī)模較小，復雜度也低。ASIC、FPGA和CPLD的設計工作采用廠家提供的專用電路圖工具，通過連接線將定制電路單元進行互連實現(xiàn)。隨著電路規(guī)模的增加，設計人員通常要花費很多的時間做大量重復的手工布線工作，同時為了達到設計目標，對于大量定制單元電路要分廠熟悉。這種低效率的設計方式持續(xù)了很長時間。1.5VerilogHDL在數(shù)字集成電路設計中的優(yōu)點

在數(shù)字集成電路出現(xiàn)的最初幾十年中，數(shù)字邏輯電VerilogHDL語言和EDA工具的出現(xiàn)和發(fā)展，通過運用高效率的描述性語言和強大的仿真綜合工具，使設計人員將注意力集中于系統(tǒng)、算法和電路結構上，極大地提高了設計輸入和驗證的效率。

作為最廣泛采用的HDL語言，VerilogHDL在硬件描述方面的效率高、靈活性強。圖1.5-1中的(a)和(b)分別是4位和32位總線與邏輯的原理圖設計和VerilogHDL語言描述方式的對比。VerilogHDL語言和EDA工具的出現(xiàn)和發(fā)展，通過

圖1.5-1組合邏輯電路原理圖設計和VerilogHDL語言描述方式對比圖1.5-1組合邏輯電路原理圖設計和Verilo

圖1.5-2時序邏輯電路原理圖設計和VerilogHDL語言描述方式對比

圖1.5-2時序邏輯電路原理圖設計和Ver

圖1.5-1和圖1.5-2分別是典型的組合邏輯電路和時序邏輯電路。從這兩個例子可以看到，VerilogHDL在設計方面有兩個突出的能力。第一，可以用較少的語句描述較為復雜的電路。圖1.5-1和圖1.5-2中采用一條有效語句即實現(xiàn)了電路設計。第二，VerilogHDL具有極為靈活的可擴展特性。圖1.5-1中，VerilogHDL僅需修改總線的位寬，即可將4位總線與邏輯轉變?yōu)?2位總線與邏輯。圖1.5-2中僅需改變移位信號的長度，就可以實現(xiàn)不同長度移位寄存器設計。

通過這兩個例子可以看到，VerilogHDL極大地提高了原理圖設計的效率，同時提高了設計的靈活性和對電路設計的有效管理。圖1.5-1和圖1.5-2分別是典型的組合邏輯電路和時序

HDL語言的標準化極大地擴展了VerilogHDL和VHDL語言的使用范圍，并增強了其通用性。目前絕大多數(shù)的數(shù)字集成電路和FPGA的開發(fā)采用了HDL語言。這使得VerilogHDL和VHDL的功能模塊積累得越來越多，同時也極大地提高了功能模塊的可重用性。

由于模塊的可重用性對于硬件電路開發(fā)效率的提高至關重要，因此業(yè)界提出了數(shù)字集成電路的軟核、硬核和固核的概念。1.6功能模塊的可重用性

HDL語言的標準化極大地擴展了Verilog軟核(SoftCore)一般是指經(jīng)過功能驗證、5000門以上的可綜合VerilogHDL或VHDL模型。軟核通常與設計方法和電路所采用的工藝無關，具有很強的可綜合性和可重用性。由軟核構成的器件稱為虛擬器件，通過EDA綜合工具可以把它與其它數(shù)字邏輯電路結合起來，構成新的功能電路。軟核的可重用性大大縮短了設計周期，提高了復雜電路的設計能力。

固核(Firm

Core)通常是指在FPGA器件上，經(jīng)過綜合驗證、大于5000門的電路網(wǎng)表文件。軟核(SoftCore)一般是指經(jīng)過功能驗證、