實(shí)驗(yàn)二基本組合邏輯電路

實(shí)驗(yàn)二

基本組合邏電路一、驗(yàn)?zāi)康恼莆战M合邏輯電路的設(shè)計(jì)和測試方法。掌握利用工進(jìn)行數(shù)字電路設(shè)計(jì)的基本方法。學(xué)習(xí)數(shù)字電路實(shí)驗(yàn)中故障查找和排除的方法。二、實(shí)原理組合邏輯電路是由門電路組合起來的電路實(shí)較復(fù)雜的邏輯功能本征是：輸出端的邏輯狀態(tài)僅取決于當(dāng)時(shí)的輸入狀態(tài)，而與電路原來的狀態(tài)無關(guān)。研究組合邏輯電路有兩類問題：①已知輯圖分析邏輯功能，步驟為：已邏輯圖→寫邏輯表達(dá)式→進(jìn)行邏輯化簡或變換→列真值表→判斷邏輯功能。已邏輯圖→測試輸入、輸出邏輯關(guān)系→列真值表→判斷邏輯功能。②已邏輯要求、畫邏輯圖，其步驟為：已知邏輯要求→列真值表→寫邏輯表達(dá)式→進(jìn)行函數(shù)化簡或變換→畫邏輯電路三、實(shí)內(nèi)容

邏輯電路的邏輯關(guān)系①用7400集成電路，按圖—1在驗(yàn)上線和在計(jì)算機(jī)上仿真，將輸入、輸出的邏輯關(guān)系分別填入表2—中表—1邏電路的邏輯關(guān)系Y

ZA

B接線

仿真

接線

仿真

圖—1邏電路原理圖②寫上面電路的邏輯表達(dá)式。設(shè)計(jì)一個(gè)“一致電路/

要求：電路有三個(gè)輸入端，一個(gè)輸出端，當(dāng)三個(gè)輸入變量A、B狀不一致時(shí)，輸出F為三變量狀態(tài)一時(shí)，輸出為設(shè)計(jì)一個(gè)一位二進(jìn)制數(shù)全加器。電路有三個(gè)輸入端，分別為被加數(shù)A、加數(shù)、位高的進(jìn)位C，有兩個(gè)輸出端，為、本位向高的進(jìn)位為C1。設(shè)計(jì)一個(gè)四位二進(jìn)制數(shù)為密碼的數(shù)字密碼鎖的控制，當(dāng)開鎖控制為高電平時(shí)，如果、B1、、輸入的密碼與事先設(shè)置的密碼A0、C0、D0一時(shí)，開鎖燈亮；密碼錯(cuò)誤時(shí)，警報(bào)燈亮。見圖2字鎖功能框圖，提示：異或門的非為同或門。圖數(shù)字密碼鎖控制以上三個(gè)電路用軟件仿真和在實(shí)驗(yàn)箱上接線驗(yàn)設(shè)計(jì)是否正確，實(shí)驗(yàn)箱上接線時(shí)只可以使用已提供的集成塊。四、實(shí)儀器與器件．電子實(shí)驗(yàn)箱．萬用表．四入與非門×1雙入與非門×1雙入與門×1四入或門×1四入異或門×1雙與或非門×1五、預(yù)要求．預(yù)習(xí)組合邏輯電路的分析和設(shè)計(jì)方法。．熟悉半加器、全加器的工作原理。/

．熟悉所提供的集成塊的邏輯功能。能靈活運(yùn)用到“全加器路和“數(shù)密碼鎖”中。．熟悉件中數(shù)字電路的圖形符號(hào)和名稱。六、實(shí)報(bào)告要求寫出實(shí)驗(yàn)?zāi)康?、?nèi)容、基本原理。寫出設(shè)計(jì)過程，包括：邏輯公式的列出、轉(zhuǎn)換（典型原理到實(shí)際原理圖的轉(zhuǎn)換過程據(jù)實(shí)際選擇的集成塊畫出原理圖，并在原理圖上標(biāo)上接線時(shí)集成塊引腳號(hào)。實(shí)驗(yàn)