時鐘穩(wěn)定電路設計范文

第頁時鐘穩(wěn)定電路設計范文

近年來，為了滿足高速率工作的需求，許多系統(tǒng)采用雙倍數據率技術，如ＤＤＲＳＤＲＡＭ和雙采樣ＡＤＣ等［１］。在這些系統(tǒng)中，時鐘信號的上升沿和下降沿都會被用來采樣數據，因此，內部時鐘信號的占空比就必須穩(wěn)定在５０％，并且要求時鐘抖動要很小。然而，外部輸入的時鐘很難保證占空比為５０％，且時鐘在系統(tǒng)內部傳輸時，器件的不匹配、工藝偏差和溫度的變化等因素也會引起時鐘占空比的變化。許多方法可以為電路內部提供穩(wěn)定的、占空比為５０％的時鐘信號?；谘舆t鎖相環(huán)技術［和連續(xù)時間積分器技術的時鐘穩(wěn)定電路，由于其鑒相器都是采用門電路實現，極大地限制了電路工作的速度。傳統(tǒng)的基于差分脈寬控制環(huán)路技術［４－５］的時鐘穩(wěn)定電路防止了使用鑒相器帶來的速度限制，但由于電荷泵充放電回路的不匹配以及基準電壓的不穩(wěn)定，帶來了額外的時鐘抖動。本文提出了一種新型的基于全差分連續(xù)時間積分器的時鐘穩(wěn)定電路，防止了使用門電路鑒相器帶來的速度限制和電荷泵充放電電流不匹配引起的時鐘抖動的增加，電路構造簡單、輸出時鐘抖動低。

２電路構造及分析

本文設計的時鐘穩(wěn)定電路由占空比檢測電路、占空比糾正電路、延遲級和輸出時鐘緩沖器組成。占空比檢測電路將經過延遲級后的差分時鐘信號占空比量化為Ｖｃｔｒｌ＋和Ｖｃｔｒｌ－兩個電壓信號，電壓信號通過跨導放大器后產生Ｉｏｐ和Ｉｏｍ兩個電流信號，電流信號控制經過時鐘輸入緩沖級后的時鐘信號的`共模電平，從而到達調整輸出時鐘占空比的目的。

２.１占空比檢測

電路占空比檢測電路是一個全差分連續(xù)時間積分器。其中，Ｒ和Ｃ分別是積分電阻和積分電容；ＣＬ為負載電容；ＯＴＡ是一個共源共柵作輸出級的兩級運算放大器。左上虛框中為兩級運算放大器的偏置電路，通過偏置電流源產生運算放大器需要的偏置電流。在兩級運算放大器中，第１級由于采用了二極管方式連接的ＰＭＯＳ管ＭＰ１和ＭＰ２，導致增益較低，輸出信號差分作用到共源共柵輸出級，增益主要在輸出級獲得，輸入級增益為［６］：Ａｖ１＝ｇｍＮ１／ｇｍＰ１（１）第２級的增益為：Ａｖ２＝ｇｍＰ４［（ｇｍＰ６ｒｄｓＰ６ｒｄｓＰ４）‖（ｇｍＮ４ｒｄｓＮ４ｒｄｓＮ６）］（２）該運算放大器的主極點由輸出級決定，因此具有很好的穩(wěn)定性和較高的單位增益帶寬。圖３右下虛框中為兩級運算放大器的共模反應電路，其工作原理為：當輸出電壓共模電平升高時，ＭＰ７，ＭＰ８管的柵壓升高，流過ＭＰ７，ＭＰ８管的電流減??；由于流過ＭＰ９，ＭＰ１０管的電流恒定，則流過ＭＰ１１，ＭＰ１２管的電流增大；通過電流鏡的作用，流過ＭＮ９，ＭＮ１０管的電流也增大，從而使運算放大器的輸出共模電平減小。反之，當輸出電壓共模電平降低時，通過共模反應電路的調整，會使輸出共模電平升高。假設連續(xù)時間積分器中的ＯＴＡ為理想運算放大器，當運放建立后，積分器輸出電壓為：Ｖｃｔｒｌ＝Ｖｃｔｒｌ＋－Ｖｃｔｒｌ－＝－１ＲＣ∫Ｔ０（Ｖ＋ｏ－Ｖ－ｏ）ｄｔ（３）當輸出時鐘占空比大于５０％時，在一個時鐘周期Ｔ內，Ｖｏ＋高電平時間大于Ｖｏ－，Ｖｃｔｒｌ減?。划斴敵鰰r鐘占空比小于５０％時，在一個時鐘周期Ｔ內，Ｖｏ＋高電平時間小于Ｖｏ－，Ｖｃｔｒｌ增大；當輸出時鐘占空比等于５０％時，在一個時鐘周期Ｔ內，Ｖｏ＋高電平時間等于Ｖｏ－，Ｖｃｔｒｌ不再發(fā)生變化，電路到達穩(wěn)定狀態(tài)。

２.２占空比調整

電路占空比調整電路由跨導放大器和輸入時鐘緩沖器組成，跨導放大器電路如圖４所示，輸入時鐘緩沖器電路如圖５所示。差分控制電壓信號Ｖｃｔｒｌ＋和Ｖｃｔｒｌ－通過ＭＯＳ管ＭＮ８，ＭＮ９產生差分電流，電流被ＭＰ６，ＭＰ７管復制后流過ＭＮ４，ＭＮ５管，然后經電流鏡鏡像后產生流過ＭＮ６，ＭＮ７管的差分電流，這些差分電流用于調整輸入時鐘緩沖器的輸出信號ＶＯＭ和ＶＯＰ的直流電平，從而調整延遲級電路輸入時鐘信號的共模電平。ＭＰ０，ＭＰ１和ＭＮ０管為電路提供偏置電流，ＭＰ４，ＭＰ５，ＭＮ３管以及電阻Ｒ１，Ｒ２構成的差分電路為輸入差分對提供負反應，從而提高電路的線性度。電路也被用于時鐘穩(wěn)定電路的延遲級和輸出時鐘緩沖器，為了減小電路的時鐘抖動和降低輸入信號的擺幅，輸入管和尾電流源管均采用較大的寬長比。占空比調整電路的工作原理當輸入時鐘占空比不是５０％時，由跨導放大器產生的差分電流使得輸入時鐘緩沖器輸出的差分時鐘信號直流電平提高有差異，從而改變延遲級電路輸入差分時鐘信號的共模電平，調整輸出時鐘占空比。

３仿真結果及分析

電路采用０.１８μｍ標準ＣＭＯＳ工藝設計，利用ＣａｄｅｎｃｅＳｐｅｃｔｒｅ仿真工具開展仿真，電源電壓為１.８Ｖ，輸入時鐘信號頻率為２ＧＨｚ。當輸入時鐘占空比分別為２０％，５０％和８０％時，時鐘穩(wěn)定電路輸入時鐘信號、控制信號及輸出時鐘信號的仿真波形分別如圖７、圖８和圖９所示，輸出時鐘占空比分別被調整為４９.７８％，５０.０３％和５０.８０％?？梢钥闯觯疚脑O計的時鐘穩(wěn)定電路具有調整時鐘信號占空比的功能，能將輸入時鐘信號占空比由２０％～８０％調整為５０％±１％，滿足電路設計的要求。為了分析時鐘穩(wěn)定電路輸出時鐘信號的周期穩(wěn)定性，利用ＣａｄｅｎｃｅＳｐｅｃｔｒｅ仿真工具對輸出時鐘信號的抖動開展了仿真，結果如圖１０所示。仿真得到的時鐘抖動大小為１３１.０５３ｆｓ，滿足超高速Ａ／Ｄ轉化器對內部時鐘信號抖動的要求。

４結論

本文設計了一種基于全差分連續(xù)時間積分器的時鐘穩(wěn)定電路。電路采用０.１８μｍ標準ＣＭＯＳ工藝實現，利用ＣａｄｅｎｃｅＳｐｅｃｔｒ