EDA技術(shù)LD結(jié)構(gòu)原理

EDA技術(shù)PLD基本結(jié)構(gòu)原理1可編程邏輯器件基本結(jié)構(gòu)原理

在上一部分我們提到可編程邏輯器件（ProgrammableLogicDevices，PLD），它是大規(guī)模集成電路的產(chǎn)物，是一種半定制的集成電路(可編程），結(jié)合EDA技術(shù)可快速、方便地構(gòu)建數(shù)字系統(tǒng)。本部分將具體討論P(yáng)LD的結(jié)構(gòu)和工作原理。

◆基礎(chǔ)部分為教材的CHAPER6；（掌握關(guān)鍵詞和基本編程原理）

◆擴(kuò)展對(duì)CPLD的乘積項(xiàng)原理和FPGA的查找表原理進(jìn)行剖析；

◆最后介紹相關(guān)的編程下載測(cè)試技術(shù)及常用的主流FPGA和CPLD產(chǎn)品。22.1Programmablelogicdevices1.

InternalstructureofPLDsPLD內(nèi)部結(jié)構(gòu)PLDscontaingatesandflip-flopssothattheinterconnectionbetweenthecomponentscanbealteredtoimplementvariouslogicfunctions.PLD包含門和觸發(fā)器，改變?cè)g互連關(guān)系得以實(shí)現(xiàn)各種邏輯功能?！馛ombinationallogicPLDsthatcontainingonlybasiclogicgatesareusuallyorganizedasanarrayofANDgatesandORgatesthatimplementsum-of-productexpressions.●組合邏輯PLD只包含基本的邏輯門，一般配置為與、或門陣列實(shí)現(xiàn)的積之和表達(dá)式?！?/p>

SequentiallogicPLDsaddflip-flopstotheoutputs.●時(shí)序邏輯PLD，在輸出增加了觸發(fā)器。32.1Programmablelogicdevices無論是何種邏輯形式，PLD都要求通過改變內(nèi)部互聯(lián)關(guān)系，形成不同的邏輯配置。Whateverlogicarrangement,ageneralrequirementofaPLDistohaveameansofchangingtheinterconnectionstoform

adifferentlogicconfigurationThePrincipleStructureofaSimplePLDForExample42.1Programmablelogicdevices2.

DevelopmentofPLDsPLD的發(fā)展Theoriginalmethodwastomanufacturethedeviceswithsemiconductorfuses.Initiallytheyareintactwithinthedevicewhichprovidesextensiveinterconnections.Selectedfusesarethen“blown”bytheusertoobtainthedesiredinterconnectionsusingspecialPLDprogrammer.最早制備PLD的方法是采用半導(dǎo)體熔絲。出廠時(shí)器件內(nèi)所有熔絲是連通的，可提供多種互聯(lián)關(guān)系。使用專用的PLD編程器，由用戶選擇“燒斷”哪些熔絲，獲得所需的互聯(lián)關(guān)系。Onceafuseisblown,theconnectioncannotberemade.Therefore,theyarenotre-programmable.熔絲一旦燒斷，不可恢復(fù)。因此，他們是不可重編程的。52.1Programmablelogicdevices現(xiàn)在，可編程PLD采用的是半導(dǎo)體可擦除只讀存儲(chǔ)器技術(shù)。Now,programmablePLDsareavailablewhichusesemiconductorerasableread-onlymemorytechnology.Theconnectionsdependuponstoredbinaryinformation.Amemorycellexistsateachconnectionpointtostorea0tomaintainaconnectionora1todisableaconnection.（連接點(diǎn)）是否連接取決于存儲(chǔ)的二進(jìn)制信息。（陣列的)每個(gè)交叉點(diǎn)都制作存儲(chǔ)元件，0表示保持連接,1表示斷開。Semiconductormemory-basedPLDsprovidethecapabilitytoaltertheinterconnectionsrapidlyandmanytimes.基于半導(dǎo)存儲(chǔ)器的PLD可快速、多次修改內(nèi)部連接。62.1Programmablelogicdevices制造商還生產(chǎn)固定連接的PLD。要實(shí)現(xiàn)固定連接，必須創(chuàng)建專用集成電路的掩膜（文件）。ManufacturersalsoproducePLDswithpermanentconnections.Toachievethefixedconnections,specificintegratedcircuitmasksmustbecreated.Summaryone-timeprogrammabletype(一次性可編程型)

usingsemiconductorfuses(采用半導(dǎo)體熔絲技術(shù)）

beusedforasmallproductionrun(用于小批量生產(chǎn)）Re-programmabletype（可重復(fù)編程型）

memorytechnology（采用存儲(chǔ)技術(shù)）

beusedforexperimention

（用于研發(fā)）manufacturedPLDstype（掩模型）

Manufacturerconnections（掩模連接技術(shù)）

beusedforalargeprodutionrun(用于大批量生產(chǎn)）ThreetypeofPLDs7

2.2CombinationalcircuitPLDs

（組合電路PLD）Programmablelogicarrays

PLAsTheinterconnectionstructureforacombinationalcircuitPLDisatwo-dimensionalarraywithprogrammableconnectionsatthecrossoverpoints.可編程邏輯陣列

---PLA組合電路PLD是由交叉點(diǎn)可編程連接的兩維陣列構(gòu)成。8

2.2CombinationalcircuitPLDsSimplifiedfieldprogrammablelogicarraydiagram簡(jiǎn)單現(xiàn)場(chǎng)可編程邏輯陣列示意圖APLAwith16inputsand8independentoutputs

一個(gè)16輸入8獨(dú)立輸出的PLA32輸入，乘積項(xiàng)48輸入和項(xiàng)積之和9

2.2CombinationalcircuitPLDsEachoutputcanproduceasum-of-productexpressionconsistingofupto48productterms,andeachproducttermcanhaveupto16inputvariablesortheirinverse.ThenumberofproducttermsisdeterminedbythenumberofANDgates,andthenumberofvariablesineachproducttermisdeterminedbythenumberofinputstothecircuit.Thecrossoverconnectionsaredonewithasemiconductorfuseinserieswithadiodetoformtheinputofagate.每路輸出為最多48個(gè)乘積項(xiàng)之和組成，每個(gè)乘積項(xiàng)有最多16個(gè)輸入量或其反相輸入。乘積項(xiàng)數(shù)量決定于與門的數(shù)量，每個(gè)乘積項(xiàng)輸入量，決定于（集成）電路的輸入引腳數(shù)量。半導(dǎo)體熔絲與二極管串聯(lián)，實(shí)現(xiàn)交叉點(diǎn)連接，構(gòu)成邏輯門輸入102.2CombinationalcircuitPLDsTherearefourconditionsforeachinputvariables.(a)Un-programmedstate:Boththetrueandinversevariablesconnectionsareleftintact.(b)Truevariableselected:Thetruevariableisselectedbyremovingtheinverseconnection.(c)Inversevariableselected:Theinversevariableisselectedbyremovingthetrueconnection.(d)Novariableselected:Bothconnectionsareremoved.(a)未編程程狀態(tài)態(tài)原變量量和反反變量量均被被完整保留(連接)(b)選擇原原變量量斷掉反反變量量連接接，來來選擇擇原變變量(c)選擇反反變量量斷掉原原變量量連接接，來來選擇擇反變變量(d)未選擇擇變量量斷掉所所有變變量每個(gè)輸輸入變變量有有四種種接入入情況況(a)(b)(c)(d)112.2CombinationalcircuitPLDsExp1:UsingaPLAtogeneratethefunctionf1=ABCf2=AB+BCTheX’sindicatetheconnectionsareleftintact.APLAisbestusedwhenseveralsum-of-productexpressionsarerequired,especiallyifthesum-of-produtexpressionshavemanymoretermsthanaregiveninthisexample.例1:用PLA實(shí)現(xiàn)以以下功功能f1=ABCf2=AB+BCX表示完全連連接當(dāng)需要要實(shí)現(xiàn)現(xiàn)多個(gè)個(gè)積之之和時(shí)時(shí)，特特別是是式中中含有有比上上例更更多的的乘積積項(xiàng)時(shí)時(shí)，使使用PLA最合適適。上圖有有誤?。。。。?22.2CombinationalcircuitPLDsExp2:ToimplementthefunctionIfafunctiontobeimplementedisnotinsum-of-productform,itneedstobeconvertedintothisform.PLDsoftwareisavailablewhichwillconvertBooleanexpressionsintotheappropriateform.如要實(shí)現(xiàn)的功能能不是是積之之和形形式，，則需需要轉(zhuǎn)轉(zhuǎn)換成成積之之和形形式。。例2：實(shí)現(xiàn)現(xiàn)如下下功能能PLD軟件就就是用用于將將布爾爾表達(dá)達(dá)式轉(zhuǎn)轉(zhuǎn)換為為適合合的表表達(dá)形形式。。Expandintosum-of-productform:展開轉(zhuǎn)化成成積之之和形形式：：132.2CombinationalcircuitPLDsProgrammablearraylogicPALPALhasonlyprogrammableconnectionstotheinputsoftheANDgates.InaPAL,eachANDgateisdirectlywiredtooneinputofoneORgate.Afixednumberofproductterms,greatlysimplifyingdesignandimprovingoperationspeedThePLAhasbothprogrammableconnectionstotheinputstoANDgatesandORgates.Programmableconnectionsincuragreaterdelaythandirectwiredconnections.PLA采用了可編程程的與陣列和和可編程或陣陣列，而可編編程連接要比比直接固定連連接產(chǎn)生的遲遲延時(shí)間長得得多。PAL只用可編程與與門陣列，每每個(gè)與陣列固固定與或陣列列連接?？删幊剃嚵羞夁壿?-PAL乘積項(xiàng)數(shù)目固固定，大大簡(jiǎn)簡(jiǎn)化設(shè)計(jì)，提高運(yùn)算速度1416--Maximumof16variablesPAL16L8isanexampleofacombinationalcircuitPAL.L—Theoutputsareinverted(low)8--Maximumof8outputFeature:sharedwithFeedbackThree-statebufferOutputareinverted三態(tài)控制乘積項(xiàng)三態(tài)門無反饋152.2CombinationalcircuitPLDsThereisamaximumof16inputsand8outputs,someoutputsaresharedwithinputs.PAL16L8Theoutputsareprovidedwiththree-statebufferswhichcanbeenabledbyaproductfunctionoftheinputsandfeedbackvariables.Thesharedinput/outputconnectionscanbeusedasinputswhentheoutputsaredisabled.最多16路輸入8路輸出，有些些輸入端與輸輸出端復(fù)用。。輸出具有三態(tài)緩沖，由輸入變量量和反饋?zhàn)兞苛康囊粋€(gè)乘積積項(xiàng)控制。當(dāng)（三態(tài)緩沖沖）輸出為高高阻態(tài)時(shí)，輸輸入/輸出復(fù)用端可作為輸入入端使用。162.2CombinationalcircuitPLDsThedevicesthateitheractive-loworactive-highoutputscanbeprogrammedbyincorporatingaprogrammabletrue/inversecircuitarecalledgenericarraylogicdevices(GAL).Theprogrammingconnectionleftintactwillcreateatrueoutput,Otherwise，aninverseoutput.True/inverseoutputcircuit用一組合的可編程源碼碼/反碼輸出電路路，使輸出可可編程為低有有效或高有效效輸出，則這這種器件稱為為通用陣列邏輯輯（GAL）歸通用PAL類可編程點(diǎn)連接接，則為源碼碼輸出，斷開開則為反碼輸輸出。ThesimplestOutputLogicMacroCell最簡(jiǎn)單的輸出出邏輯宏單元元（OLMC）comeunderthecategoryofuniversalPALs172.3SequentialcircuitPLDsPLA/PALscanbeusedtocreatesequentialcircuits.Thefeedbackconnectionscould,theoretically,beusedtoproduceflip-flops.Separateflip-flopscouldbeemployedtocreateasequentialcircuit,andsuchPLDsthatincorporatethefilp-flopsintoaPLD,calledregisteredPLDs.PLA/PALs可用于創(chuàng)建時(shí)時(shí)序電路。從理論上說，反饋連接能能產(chǎn)生觸發(fā)器器。1.RegisteredPLDsInregisteredPLDs,flip-flopsareintegratedintothedevice.Alltheoutputsareclockedbyasingleclocksignal.使用單獨(dú)的觸發(fā)器生成時(shí)時(shí)序電路，并并把觸發(fā)器集集成在PLD器件內(nèi)，這種種PLD稱為寄存器型PLD。寄存器型PLD寄存器型PLD集成觸發(fā)器，，所有輸出變變化受同一時(shí)鐘信號(hào)號(hào)控制。SynchronoussequentialcircuitusingPLA/PAL182.3SequentialcircuitPLDsEg.RegisteredPLDsPAL16R68independentinputs6D-typeflip-flops2PAL16L8input/outputsAmaximumof8producttermsinthesum-of-productexpressions.Forstatemachine(狀態(tài)機(jī))8(Max)xinputs6y/Ystatevariables2separatesum-of-productZoutputsxyYZ192.3SequentialcircuitPLDsExp3:Designasynchronouscounterwhichfollowsoneoftworepeatingsequence,dependentuponacontrolinput,C.whenC=0,thesequenceis00,01,11whenC=1,thesequenceis00,11,01DesignwithPAL16R8設(shè)計(jì)一一同步計(jì)數(shù)器器，用用輸入入C控制產(chǎn)產(chǎn)生兩兩組重重復(fù)序序列：：當(dāng)C=0序列為為00,01,11當(dāng)C=1序列為為00,01,11用PAL16R8設(shè)計(jì)實(shí)實(shí)現(xiàn)04/101/002/013/11001110or1摩爾型狀態(tài)圖

Presentstatenextstatey1y2Y1Y2D1D2C=0C=1C=0C=10001111000011100001111000111101000001111狀態(tài)分配表PAL16R8為反碼碼輸出出202.3SequentialcircuitPLDs注：蘊(yùn)蘊(yùn)含項(xiàng)項(xiàng)與書書上不不同是是因1y2=01時(shí)切入入序列列點(diǎn)不不同。。導(dǎo)致最最終生生成不不同的的邏輯輯硬件件。001100011110010101y1y2CD2D-typeflip-flopinputfunction101100011110011101y1y2CD1D觸發(fā)器器輸入入函數(shù)數(shù)212.3SequentialcircuitPLDsCounterusingregisteredPLDs用寄存存器型型PLD設(shè)計(jì)的的計(jì)數(shù)數(shù)器ConnectionstounusedANDgatesnotshown*(未用應(yīng)應(yīng)連接接）222.3SequentialcircuitPLDs2.MacrocellsMacrocellsarerepeatedcircuitsinsideaPLDwithselectablefunctions.Anexampleofamacrocellwhichcanselecteitheraflip-flopoutputorthecombinationalAND-ORfunctionasthedeviceoutputorfeedbackinput.Examplemacrocellwithburied（隱埋埋）flip-flops2.宏單元元宏單元元是PLD內(nèi)部功功能可可設(shè)置置的、、重復(fù)復(fù)性電電路單單元。。這個(gè)宏宏單元元例子子，可可以選選擇器器件輸輸出是是觸發(fā)發(fā)器輸輸出還還是組組合與與-或函函數(shù)數(shù)的的輸輸出出，，還還可可選選擇擇其其一一為為反反饋饋信信號(hào)號(hào)。。隱埋埋觸觸發(fā)發(fā)器器多路路選選擇擇器器232.3SequentialcircuitPLDsTheflip-flopthatisphysicallyfurtherfromitsoutputpinandintegratedintothemacrocelliscalledburiedflip-flop.

Examplemacrocellwithburiedflip-flopsTwomultiplexersarecontrolledbytheprogrammableconnections.Whenitisleftintact,theinput0isselected.Whenitisremoved,theinput1isselected.集成成在在輸輸出出宏宏單單元元內(nèi)內(nèi)的的、、不與輸輸出出引引腳腳相連連的觸觸發(fā)發(fā)器器，，稱稱為為“隱隱埋埋””觸觸發(fā)發(fā)器器。隱埋埋觸觸發(fā)發(fā)器器多路路選選擇擇器器兩個(gè)個(gè)多多路路選選擇擇器器可可編編程程連連接接點(diǎn)點(diǎn)控控制制。。連連接接點(diǎn)點(diǎn)接接通通是是0選擇擇，，斷斷開開是是1選擇擇。。242.4PLDprogrammingtoolsThispartisforself-study252.5Usingread-onlymemories用只只讀讀存存儲(chǔ)儲(chǔ)器器設(shè)設(shè)計(jì)計(jì)電電路路1.Read-onlymemories（ROM）Read-onlymemory(ROM)isatypeofmemorywhosecontentsarenormallyonlyaccessedforreadingbutnotaccessedforwriting.Non-volatile:theinformationisnotlostwhenthepowerisremoved.Primaryuse:toholdinformationthatmustbepresentwhenthecomputersystemisswitchedon.只讀讀存存儲(chǔ)儲(chǔ)器器(ROM)只讀讀存存儲(chǔ)儲(chǔ)器器是是存存儲(chǔ)儲(chǔ)內(nèi)內(nèi)容容只只出出不不能能改改寫寫的的存存儲(chǔ)儲(chǔ)器器。。非易易失失性性:即斷斷電電后后存存儲(chǔ)儲(chǔ)信信息息不不會(huì)會(huì)丟丟失失。。主要要用用途途：存放計(jì)計(jì)算機(jī)系系統(tǒng)啟動(dòng)動(dòng)時(shí)所需需的（初初始化））信息。262.5Usingread-onlymemories2.Structureofread-onlymemoriesThebasicstructureofaread-onlymemoryconsistsofatwo-dimensionalarrayofmemorycells,eachcellstoringthevalueofonebinarydigitasshownbelow.Eachcellhasuniquepositioninthearraygivenbyarowandacolumnaddress.只讀存儲(chǔ)儲(chǔ)器的基基本結(jié)構(gòu)構(gòu)是兩維維存儲(chǔ)單單元陣列列，每個(gè)個(gè)單元都都存儲(chǔ)一一2進(jìn)制數(shù)字字信息，，如下圖圖。陣列中每每個(gè)存儲(chǔ)儲(chǔ)單元都都有由行行和列決定的唯一地址。。272.5Usingread-onlymemories3.Typesofread-onlymemoriesFixedROMThestoredinformationcanneverchangeaftermanufacture.ProgrammableROM(PROM)ErasablePROM(EPROM)ThereareseveraltypesofROMswhoseinformationcanbealteredbyerasingthestoredinformationandwritingnewinformationintothecells.Theyare:固定只讀存儲(chǔ)儲(chǔ)器在出廠后存儲(chǔ)儲(chǔ)器中存儲(chǔ)的的信息無法改改變。還有下面一些些類型只讀存存儲(chǔ)器，存儲(chǔ)儲(chǔ)內(nèi)容可擦除除并重新寫入入：可編程只讀存存儲(chǔ)器可擦除可編程程只讀存儲(chǔ)器器也叫One-TimeProgrammable(OTP)ROM““一次可編程只只讀存儲(chǔ)器””通過紫外線照照射擦除其內(nèi)內(nèi)的數(shù)據(jù)ElectricallyErasablePROM(E2PROM)電可擦除可編編程只讀存儲(chǔ)儲(chǔ)器282.5Usingread-onlymemories4.ReadthestoredinformationArowaddressisprovidedtoselectallthecellsontherow.Acolumnisselectedwithacolumnaddresstofinallyselectthememorycell.SelecttherequiredmemorycellReadthestoredinformationThestoredinformationpassesfromthecelldownthecolumntoasingleoutputpin.讀取存儲(chǔ)內(nèi)容容選擇需要的存存儲(chǔ)單元給出行地址從存儲(chǔ)陣列中中選中某一行行，在給出列地址，從選中的一一行中最終選選出一個(gè)存儲(chǔ)儲(chǔ)單元。讀出存儲(chǔ)信息息存儲(chǔ)單元里的的數(shù)據(jù)經(jīng)列送到某一輸輸出引出端。。292.5Usingread-onlymemories5.ImplementcombinationallogicfunctionsAstheoutputvaluesdependuponthecontentsofthememorycellsselectedbytheinputs.Hence,thememorycanbeusedtoimplementcombinationallogicfunctions.Exp4:Supposethecombinationalfunctiongivenistobeimplementedinaread-onlymemory.實(shí)現(xiàn)組合邏輯輯函數(shù)因?yàn)檩敵鲋凳鞘怯奢斎?地址)選擇的存儲(chǔ)器器單元的存儲(chǔ)內(nèi)容，所以，存儲(chǔ)儲(chǔ)器可用來實(shí)實(shí)現(xiàn)組合邏輯輯函數(shù)。例4：用只讀存儲(chǔ)儲(chǔ)器實(shí)現(xiàn)給定定的組合函數(shù)數(shù)。302.5Usingread-onlymemoriesTruthtableoffunctionforROMimplementation用ROM實(shí)現(xiàn)的函數(shù)真真值表312.5Usingread-onlymemoriesTheROMwillhaveexactlythesamecontentsofthetruthtable,asshownbelow.該ROM正是是真值表相同同的內(nèi)容，如如下所示：322.5Usingread-onlymemoriesASmanyROMhavea×norganization,clearlysuchROMwouldbesuitableformultiplefunction.Ifn=8,wecouldhave8independentfunctionsoftheinputs,inasimilarmannerastheindependentfunctionsthatarepossiblefromPLDs.一般ROM有×n結(jié)構(gòu)，明顯，這樣樣的ROM適合多函數(shù)應(yīng)用。如n=8，我們可得得到8個(gè)獨(dú)立輸入的函數(shù)數(shù)，類似使使用PLD實(shí)現(xiàn)的獨(dú)立立函數(shù)。Evenifwedonotuseallnoutput,itstillmaybeacost-effectivesolution.就算不完全全使用數(shù)據(jù)據(jù)位寬n，這種方法法也是低成本、經(jīng)經(jīng)濟(jì)的解決決方案。OnedisadvantageofusingROMisthattheytendtobemuchslowerinoperationthanPLDsorbasicgates.使用ROM設(shè)計(jì)電路的的缺點(diǎn)之一就是運(yùn)運(yùn)算速度往往比PLD和基本邏輯輯門慢得多。33Summary1、TheconceptofaPLD2、ThedifferencebetweenPLAandthePAL3、RegisteredPLDs4、Thegenericarraylogicdevice(GAL)5、Theburiedflip-flop6、FunctiondesignsthatcanbeimplementwithPALs7、Macrocells8、Usingread-onlymemoryasacombinationallogiccircuit答案見注釋釋欄34ExercisePALPLA與陣列可編程或陣列可編程與陣列可編程或陣列固定35ExerciseA2A1A0000只=0Y0001只=0Y1111只=0Y7輸出三八譯碼器真值表……A2A1A0Y0Y1Y7A2A1A0A2A1A00120AAAY++=用PLA實(shí)現(xiàn)三八譯譯碼器36Exercise例：用PAL陣列實(shí)現(xiàn)該該式Y(jié)=ABC37ExerciseP193Tutorialquestions（教程習(xí)題題）6.16.2382.6FPGA／CPLD結(jié)構(gòu)與原理理（增）1）不論簡(jiǎn)簡(jiǎn)單還是復(fù)復(fù)雜的數(shù)字字電路都是是由基本門門構(gòu)成，如如與、或、、非、傳輸輸門等。2）由基本本門可構(gòu)成成兩類數(shù)字字電路：一類是組合合電路，在在邏輯上輸輸出總是當(dāng)當(dāng)前輸入狀狀態(tài)函數(shù)一類是時(shí)序序電路，輸輸出是當(dāng)前前系統(tǒng)狀態(tài)態(tài)與當(dāng)前輸輸入狀態(tài)函函數(shù)，它含含有存儲(chǔ)元元件。3）任任何何的的組組合合邏邏輯輯函函數(shù)數(shù)都都可可以以化化為為““與與-或””表表達(dá)達(dá)式式，，任何何時(shí)時(shí)序序電電路路都都可可由由組組合合電電路路加加存存儲(chǔ)儲(chǔ)元元件件(鎖存存器器、、觸觸發(fā)發(fā)器器、、RAM）構(gòu)構(gòu)成成。。由此此提提出出PLD的基基本本電電路路機(jī)機(jī)構(gòu)構(gòu)：：乘積積項(xiàng)項(xiàng)邏邏輯輯可可編編程程結(jié)結(jié)構(gòu)構(gòu)。。1、、總總結(jié)結(jié)前前面面的的講講述述：：392.6FPGA／CPLD結(jié)構(gòu)構(gòu)與與原原理理（（增增））與-或或結(jié)結(jié)構(gòu)構(gòu)組組成成的的PLD器器件件功功能能比比較較簡(jiǎn)簡(jiǎn)單單，，此此后后從從ROM的的工工作作原原理理中中得得到到啟啟發(fā)發(fā)，，構(gòu)構(gòu)造造出出另另一一種種可可編編程程的的邏邏輯輯結(jié)結(jié)構(gòu)構(gòu)：：可編編程程門門陣陣列列（（ProgrammableGateArray,PGA)：是SRAM查找找表表的的邏邏輯輯形形成成方方法法，，它它的的邏邏輯輯函函數(shù)數(shù)發(fā)發(fā)生生采采用用ROM““數(shù)據(jù)據(jù)””查查找找的的方方式式，，并并使使用用多多個(gè)個(gè)查查找找表表構(gòu)構(gòu)成成一一個(gè)個(gè)查查找找表表陣陣列列。。2、、PLD的的發(fā)發(fā)展展◆以以乘乘積積項(xiàng)項(xiàng)結(jié)結(jié)構(gòu)構(gòu)方方式式：：PLAPALGAL采用大大規(guī)模模集成成電路路EPLDCPLD◆以查查找表表結(jié)構(gòu)構(gòu)方式式：ROMPROM采用大大規(guī)模模集成成電路路FPGA◆90年代后后，出出現(xiàn)了了內(nèi)嵌嵌復(fù)雜雜功能能模塊塊（如如加法法器、、乘法法器、、RAM、CPU核、DSP核、PLL等）的的SOPC40可編程程邏輯輯器件件的發(fā)發(fā)展歷歷程70年代80年代90年代PROM和PLA器件改進(jìn)的的PLA器件GAL器件FPGA器件EPLD器件CPLD器件內(nèi)嵌復(fù)復(fù)雜功能模模塊的SoPC2.6FPGA／CPLD結(jié)構(gòu)與與原理理（增增）413、PLD分類2.6FPGA／CPLD結(jié)構(gòu)與與原理理（增增）1）按集集成度度分類類（（參照照對(duì)象象GAL22V10）低集成成度芯芯片:可用的的邏輯輯門數(shù)數(shù)大約約在500門以下下，稱稱簡(jiǎn)單單PLD高集成成度芯芯片:可用的的邏輯輯門數(shù)數(shù)在500門以上上，稱稱復(fù)雜雜PLD可編程邏輯器件(PLD)簡(jiǎn)單PLD復(fù)雜PLD(P)ROMPALPLAGALCPLDFPGA大部分已淘汰423、PLD分類2.6FPGA／CPLD結(jié)構(gòu)與與原理理（增增）2）從結(jié)結(jié)構(gòu)上上分類類乘積項(xiàng)項(xiàng)結(jié)構(gòu)構(gòu)器件件:基本結(jié)結(jié)構(gòu)為為“與與-或”的的器件件，大大部分分簡(jiǎn)單單PLD和CPLD都屬于于。查找表表結(jié)構(gòu)構(gòu)器件件:由簡(jiǎn)單單的查查找表表組成成可編編程門門，在在構(gòu)成成陣列列形式式。大大多數(shù)數(shù)FPGA屬于此此類器器件433、PLD分類2.6FPGA／CPLD結(jié)構(gòu)與與原理理（增增）3）從編編程工工藝分分類1.熔絲(Fuse)型器件件:出廠時(shí)時(shí)連通通，編編程時(shí)時(shí)根據(jù)據(jù)需求求斷開開連接接。2.反熔絲絲(Anti-fuse)型器件件:出廠時(shí)時(shí)斷開開，編編程時(shí)時(shí)根據(jù)據(jù)需求求連接接。3.EPROM型：紫外線線擦除除電可可編程程邏輯輯器件件。較較高電電壓編編程。。4.EEPROM型：即電可可擦寫寫編程程器件件，現(xiàn)現(xiàn)大部部分CPLD及GAL均是。。5.SRAM型：即SRAM查找表表結(jié)構(gòu)構(gòu)的器器件。。大部部分FPGA均采用用。編編程信信息存存于RAM中，斷斷電后后消失失，上上電需需專用用專用用器件件完成成再配配置。。但編編程速速度、、編程程要求求優(yōu)于于前四四種。。6.Flash型：非易失失存儲(chǔ)儲(chǔ)器型型，采采用Flash工藝的的FPGA，既可可重復(fù)復(fù)編程程又可可掉電電后不不需要要重新新配置置。EPROM型如不不留用用于紫紫外線線照射射的石石英窗窗口，，則和和熔絲絲型、、反熔熔絲型型一樣樣，只只能編編程一一次，，又被被合稱稱為OTP器件，，即一一次性性可編編程器器件（（OneTimeProgrammableDevice）。443、PLD分類2.6FPGA／CPLD結(jié)構(gòu)與與原理理（增增）4）從互互連結(jié)結(jié)構(gòu)上上分類類：：確定型型和統(tǒng)統(tǒng)計(jì)型型兩類類。確定型型PLD：提供的的互連連結(jié)構(gòu)構(gòu)每次次用相相同的的互連連線實(shí)實(shí)現(xiàn)布布線，，所以以，這類PLD的定時(shí)時(shí)特性性常常?？梢砸詮臄?shù)數(shù)據(jù)手手冊(cè)上上查閱閱而事事先確確定。這類類PLD是由PROM結(jié)構(gòu)演演變而而來的的，目目前除除了FPGA器件外外，基基本上上都屬屬于這這一類類結(jié)構(gòu)構(gòu)。統(tǒng)計(jì)型型PLD：是指設(shè)設(shè)計(jì)系系統(tǒng)每每次執(zhí)執(zhí)行相相同的的功能能，卻卻能給給出不不同的的布線線模式式，一一般無無法確確切地地預(yù)知知線路路的延延時(shí)。。所以以，設(shè)計(jì)系系統(tǒng)必必須允允許設(shè)設(shè)計(jì)者者提出出約束束條件件，如關(guān)鍵鍵路徑徑的延延時(shí)和和關(guān)聯(lián)聯(lián)信號(hào)號(hào)的延延時(shí)差差等。。這類類器件件的典典型代代表是是FPGA系列。。454、CPLD結(jié)構(gòu)與與工作作原理理2.6FPGA／CPLD結(jié)構(gòu)與與原理理（增增）CPLD：ComplexProgrammableLogicDevice復(fù)雜可可編程程邏輯輯器件件。4.1CPLD的基本本結(jié)構(gòu)構(gòu)早期CPLD是從PAL、GAL的結(jié)構(gòu)構(gòu)擴(kuò)展展而來來?！褚粋€(gè)個(gè)可編編程的的與陣陣列和和固定定的或或陣列列、乘積項(xiàng)項(xiàng)選擇擇矩陣陣、一個(gè)可可配置置寄存存器組組成宏單元元(Macrocells)●宏單元元通過過共享擴(kuò)擴(kuò)展和和并聯(lián)聯(lián)擴(kuò)展展乘積積項(xiàng),構(gòu)成復(fù)復(fù)雜邏邏輯函函數(shù)。?！衩?6個(gè)宏單單元組組成一一個(gè)邏輯陣陣列塊塊(LogicArrayBlock，LAB)●用全局局總線線可編程程連線線陣列列(PragrammableInterconnectArray，PIA)，把LAB連接起起來。?！裢ㄟ^過I/O控制塊塊實(shí)現(xiàn)不不同的的輸出出方式式。在流行行的CPLD中，Altera的MAX7000系列器器件具具有典典型性性462.6FPGA／CPLD結(jié)構(gòu)與與原理理（增增）Altera的MAX7000系列CPLD的內(nèi)部部基本本結(jié)構(gòu)構(gòu)472.6FPGA／CPLD結(jié)構(gòu)與與原理理（增增）4.2宏單元元（Macrocells）PRNCLRN邏輯陣列全局清零共享邏輯擴(kuò)展項(xiàng)清零時(shí)鐘清零選擇寄存器旁路并行擴(kuò)展項(xiàng)通往I/O模塊通往PIA乘積項(xiàng)選擇矩陣來自I/O引腳全局時(shí)鐘QDEN來自PIA的36個(gè)信號(hào)快速輸入選擇2MAX7000系列CPLD的單個(gè)個(gè)宏單單元結(jié)結(jié)構(gòu)482.6FPGA／CPLD結(jié)構(gòu)與原原理（增增）4.2宏單元（Macrocells）宏單元由由3個(gè)功能塊塊組成：：1邏輯陣列列：實(shí)現(xiàn)組合合邏輯，，可為宏宏單元提提供5個(gè)乘積項(xiàng)項(xiàng)。2乘積項(xiàng)選選擇矩陣陣：分配乘積積項(xiàng)作為為到或門門和異或或門的主主要邏輯輯輸入，，以實(shí)現(xiàn)現(xiàn)組合邏邏輯函數(shù)數(shù)?？煞峙湟灰怀朔e項(xiàng)項(xiàng)作為共共享反饋饋回邏輯輯陣列可通過““并行擴(kuò)擴(kuò)展”乘乘積項(xiàng)從從鄰近宏宏單元借借位?；虬堰@些乘乘積項(xiàng)作作為宏單單元中寄寄存器的的輔助輸輸入：清零（clear）、置位位（preset）時(shí)鐘（clock）、時(shí)鐘鐘使能（（clockenable）3可編程寄寄存器：：可單獨(dú)被被配置成成帶有可可編程時(shí)時(shí)鐘控制制的D、T、JK或SR觸發(fā)器方方式，也也可以將將寄存器器旁路以以實(shí)現(xiàn)組組合邏輯輯工作方方式。492.6FPGA／CPLD結(jié)構(gòu)與原原理（增增）4.2宏單元（Macrocells）每個(gè)可編編程寄存存器可按按3種時(shí)鐘輸輸入模式式工作：：1）全局時(shí)鐘鐘：該模式能能實(shí)現(xiàn)最最快的時(shí)時(shí)鐘到輸輸出（ClocktoOutput）性能，，這時(shí)全全局時(shí)鐘鐘輸入直直接連向向每一個(gè)個(gè)寄存器器的CLK端。2）全局時(shí)鐘鐘信號(hào)由由高電平平有效的的時(shí)鐘信信號(hào)使能能：這種模式式提供每每個(gè)觸發(fā)發(fā)器的時(shí)時(shí)鐘使能能信號(hào)（（全局）），仍使使用全局局時(shí)鐘，，輸出速速度較快快。3）用乘積項(xiàng)項(xiàng)實(shí)現(xiàn)一一個(gè)陣列列時(shí)鐘：：這種模式式下，由由宏單元元內(nèi)或I/O引腳的信信號(hào)提供供觸發(fā)器器時(shí)鐘，，速度稍稍慢，可可實(shí)現(xiàn)異步步時(shí)序邏邏輯。每個(gè)寄存存器支持持異步清清零和異異步置位位功能。。由矩陣選選擇乘積積項(xiàng)控制制。每個(gè)寄存存器的復(fù)復(fù)位端可可由低電電平有效效的全局復(fù)位位專用引引腳GCLRn信號(hào)驅(qū)動(dòng)。502.6FPGA／CPLD結(jié)構(gòu)與原原理（增增）4.3邏輯陣列列塊（LogicArrayBlock，LAB）由16個(gè)宏單元元的陣列列組成一一個(gè)邏輯輯陣列塊塊（LAB）CPLD結(jié)構(gòu)是由由多個(gè)LAB通過及它它們之間間的連線線構(gòu)成。。LAB通過可編編程連線線陣列和和全局總總線連接接。全局總線線從所有有的專用用輸入、、I/O引腳和宏宏單元饋饋入入信號(hào)。。每個(gè)LAB，輸入信信號(hào)來自自3個(gè)部分：：通用邏輯輯輸入的的PIA的36個(gè)信號(hào)；；全局控制制信號(hào)，，用于寄寄存器輔輔助功能能；從I/O引腳到寄寄存器的的快速輸輸入通道道。MAX7128S的結(jié)構(gòu)512.6FPGA／CPLD結(jié)構(gòu)與原原理（增增）4.4擴(kuò)展乘積積項(xiàng)（Expansionofproductterms）大部分邏邏輯函數(shù)數(shù)能夠用用宏單元元的5個(gè)乘積項(xiàng)項(xiàng)實(shí)現(xiàn)，，但更復(fù)復(fù)雜的邏邏輯函數(shù)數(shù)需要附附加乘積積項(xiàng)?？煽梢岳糜茫ㄌ峁┕┢渌陠卧峁ǎㄋ瑁┑倪壿嬢嬞Y源，，即“擴(kuò)擴(kuò)展項(xiàng)””，具有有共享和和并聯(lián)擴(kuò)擴(kuò)展乘積積項(xiàng)。共享擴(kuò)展展項(xiàng)：每個(gè)LAB有16個(gè)共享擴(kuò)擴(kuò)展項(xiàng)，，通過一一反相器器反饋到到邏輯陣陣列中，，可被LAB內(nèi)任何一一個(gè)或全全部宏單單元使用用和共享享，以便便實(shí)現(xiàn)復(fù)復(fù)雜的邏邏輯函數(shù)數(shù)。采用共享享擴(kuò)展項(xiàng)項(xiàng)后會(huì)增增加一個(gè)個(gè)短的延延時(shí)。522.6FPGA／CPLD結(jié)構(gòu)與原原理（增增）4.4擴(kuò)展乘積積項(xiàng)（Expansionofproductterms）并聯(lián)擴(kuò)展展項(xiàng)：并聯(lián)擴(kuò)展展項(xiàng)是宏宏單元中中一些沒沒被使用用的乘積積項(xiàng)，可可分配到到鄰近的的宏單元元去實(shí)現(xiàn)現(xiàn)快速、、復(fù)雜的的邏輯函函數(shù)。一個(gè)宏單單元可通通過級(jí)聯(lián)聯(lián)方式從從所在LAB中借用其其他15個(gè)并聯(lián)擴(kuò)擴(kuò)展項(xiàng)，，加上自自己的5個(gè)乘積項(xiàng)項(xiàng)，最多多可獲得得20個(gè)乘積項(xiàng)項(xiàng)。需要擴(kuò)展展時(shí)，或或邏輯輸輸出通過過一選擇擇器，送送往下一一個(gè)宏單單元的并并聯(lián)擴(kuò)展展或邏輯輯輸入端端。532.6FPGA／CPLD結(jié)構(gòu)與原原理（增增）4.5可編程連連線陣列列（PragrammableInterconnectArray，PIA)）PIA是全局總總線，一一種可編編程的通通道，把把器件中中任何信信號(hào)連接接到其目目的地。。器件的專專用輸入入、IO引腳和宏宏單元的的輸出都都連接到到PIA，PIA把這些信信號(hào)送到到整個(gè)器器件的各各個(gè)地方方。器件內(nèi)不不同LAB通過在PIA上布線，，以互相相連接構(gòu)構(gòu)成所需需邏輯，，只有每每個(gè)LAB需要的信信號(hào)才從從PIA連線到LAB。通過EEPROM單元元控制與與門的一一個(gè)輸入入端，選選擇一PIA信信號(hào)驅(qū)動(dòng)動(dòng)LAB542.6FPGA／CPLD結(jié)構(gòu)與原原理（增增）4.6I/O控制塊（I/OControlBlock）I/O控制塊是是控制每每個(gè)I/O引腳被配配置成輸輸入、輸輸出和雙雙向等工工作方式式。所有I/O引腳都有有三態(tài)緩緩沖器，，由多路路選擇器器選擇全全局輸出出信號(hào)之之一，如如EPM7128有6個(gè)信號(hào)，，可編程程來自：：輸出使能能OE1、OE2I/O引腳子集集I/O宏單元子子集以上信號(hào)號(hào)的取反反信號(hào)另外，選選擇接地地，輸出出高阻，，可可作作輸入引引腳選擇VCC，輸出引引腳另有開漏漏輸出控控制555、FPGA的結(jié)構(gòu)與與工作原原理2.6FPGA／CPLD結(jié)構(gòu)與原原理（增增）FPGA：FieldProgrammableGateArray現(xiàn)場(chǎng)可編編程門陣陣列前面所述述GAL、CPLD等都是基基于乘積積項(xiàng)的可可編程結(jié)結(jié)構(gòu)。FPGA使用可編編程查找表（（LookUpTable，LUT）結(jié)構(gòu)，LUT是其可編編程的最最小邏輯輯構(gòu)成單單元。562.6FPGA／CPLD結(jié)構(gòu)與原原理（增增）5.1查找表邏邏輯結(jié)構(gòu)構(gòu)查找表邏邏輯結(jié)構(gòu)構(gòu)就是采用存儲(chǔ)儲(chǔ)器構(gòu)成成邏輯函函數(shù)發(fā)生生器，一一個(gè)N輸入的查查找表（（LUT）可以實(shí)實(shí)現(xiàn)N個(gè)輸入變變量的任任何邏輯輯功能。。大部分FPGA采用基基于SRAM(靜態(tài)隨隨機(jī)存儲(chǔ)儲(chǔ)器)的的查找表表邏輯結(jié)結(jié)構(gòu)基本原理理：任何邏輯輯函數(shù)功功能都可可以真值值表的形形式表達(dá)達(dá)，N輸入的邏邏輯函數(shù)數(shù)最大有有2N個(gè)結(jié)果。。即用2N位存儲(chǔ)器器單元即即可實(shí)現(xiàn)現(xiàn)對(duì)N個(gè)輸入的的邏輯函函數(shù)真值值表存儲(chǔ)儲(chǔ)，以輸輸入變量量做地址址，尋址址存儲(chǔ)器器即得到到邏輯函函數(shù)對(duì)應(yīng)應(yīng)的輸出出結(jié)果。。572.6FPGA／CPLD結(jié)構(gòu)與原原理（增增）5.1查找表邏邏輯結(jié)構(gòu)構(gòu)N個(gè)輸入的的邏輯函函數(shù)需要要2N個(gè)位容量量的存儲(chǔ)儲(chǔ)器實(shí)現(xiàn)現(xiàn)，N不可能很很大，否否則利用用率很低低，輸入入多于N的邏輯函函數(shù)須用用多個(gè)查查找表分分開實(shí)現(xiàn)現(xiàn)。圖FPGA查找表單單元內(nèi)部部結(jié)構(gòu)Xilinx的XC4000系列、Spartan系列，Altera的FLEX10K、ACEX、APEX、Cyclone等系列都都是典型型的采用用SRAM查找表結(jié)結(jié)構(gòu)的FPGA。582.6FPGA／CPLD結(jié)構(gòu)與原原理（增增）5.2FIEX10K內(nèi)部結(jié)構(gòu)構(gòu)以典型的的Altera的FLEX10K系列為例例，介紹紹FPGA的結(jié)構(gòu)與與工作原原理。FIEX10K主要由邏輯陣列列塊（LAB）完成主要要邏輯功功能嵌入式陣陣列塊（（EAB）內(nèi)RAM，完成存存儲(chǔ)相關(guān)關(guān)的復(fù)雜雜邏輯快速通道道（FastTrack）器件內(nèi)布布線通道道I/O單元器件I/O引腳驅(qū)動(dòng)動(dòng)時(shí)鐘鎖定定和時(shí)鐘鐘自舉四部分組組成嵌入式陣列塊快速通道互連邏輯陣列塊(LAB)IOCIOCIOCIOCEABEABIOCIOCIOCIOCIOCIOCIOCIOCIOCIOCIOCIOCIOCIOCIOCIOCIOCIOCIOCIOCIOCIOCIOCIOC592.6FPGA／CPLD結(jié)構(gòu)與原原理（增增）5.2FIEX10K內(nèi)部結(jié)構(gòu)構(gòu)LAB構(gòu)成FIEX10K的粒度（（grained)結(jié)構(gòu)；每每個(gè)LAB由8個(gè)最小邏輯單元元LE、相聯(lián)的進(jìn)進(jìn)位鏈和和級(jí)聯(lián)鏈鏈、LAB控制信號(hào)號(hào)、LAB局部互聯(lián)聯(lián)等構(gòu)成。。(1)邏輯陣列列塊（LAB）按照邏輯輯功能塊塊的大小小FPGA相對(duì)CPLD而言分為細(xì)細(xì)粒度結(jié)構(gòu)構(gòu)細(xì)粒度結(jié)構(gòu)構(gòu):邏輯功能塊塊較小，僅僅由幾個(gè)晶晶體管組成成類似于門門陣列基本本單元。優(yōu)優(yōu)點(diǎn)是功能能塊的資源源可在實(shí)際際工程中被被完全利用用。缺點(diǎn)是是完成復(fù)雜雜邏輯功能能需要大量量連線和開開關(guān)，因而而速度較慢慢;粗粒度結(jié)構(gòu)構(gòu):邏輯塊規(guī)模模大功能強(qiáng)強(qiáng)，完成復(fù)復(fù)雜邏輯門門只需要較較少的功能能塊和內(nèi)部部連線，可可以獲得較較好的性能能，缺點(diǎn)是是功能塊的的資源不能能被充分利利用。602.6FPGA／CPLD結(jié)構(gòu)與原理理（增）5.2FIEX10K內(nèi)部結(jié)構(gòu)------邏輯陣列塊塊（LAB）邏輯單元LE數(shù)據(jù)1LE輸出級(jí)聯(lián)鏈進(jìn)位鏈查找表

(LUT)清零和預(yù)置邏輯時(shí)鐘選擇進(jìn)位輸入級(jí)聯(lián)輸入進(jìn)位輸出級(jí)聯(lián)輸出Lab控制1Lab控制2全器件清零數(shù)據(jù)2數(shù)據(jù)3數(shù)據(jù)4Lab控制3

Lab控制4CLRNDQ通往局部陣列反饋通往快速通道一個(gè)4輸入LUT：實(shí)現(xiàn)4人1出任意邏輯輯函數(shù)一個(gè)觸發(fā)器器：可編程設(shè)置置成D、T、JK、RS觸發(fā)器，帶帶同步使能能。其時(shí)鐘鐘、清零、、置位可由由全局信號(hào)號(hào)、通用I/O引腳或內(nèi)部部邏輯驅(qū)動(dòng)動(dòng)，也可旁旁路實(shí)現(xiàn)組組合邏輯。。一個(gè)進(jìn)位鏈鏈(Carry-In)：用來支持高高速計(jì)數(shù)器器、加法器器、比較器器。一個(gè)級(jí)聯(lián)鏈鏈(Cascade-In):可實(shí)現(xiàn)更多多輸入邏輯輯函數(shù)兩個(gè)輸出:一個(gè)驅(qū)動(dòng)局局部互聯(lián)，，另一個(gè)驅(qū)驅(qū)動(dòng)行或列列的快速通通道，可單單獨(dú)控制，，使觸發(fā)器器和LUT完成不相關(guān)關(guān)的功能，，提高LE的利用效率率。612.6FPGA／CPLD結(jié)構(gòu)與原理理（增）5.2FIEX10K內(nèi)部結(jié)構(gòu)------邏輯陣列塊塊（LAB）邏輯單元LE中的進(jìn)位鏈鏈和級(jí)聯(lián)鏈鏈?zhǔn)莾煞N專專用高速數(shù)數(shù)據(jù)通道，，可連接所所在LAB中的所有LE，和同一行行的所有LAB。DFF進(jìn)位輸入(來自上一個(gè)邏輯單元)S1LE1查找表LUT進(jìn)位鏈DFFS2LE2A1B1A2B2進(jìn)位輸出(到LAB中的下一邏輯單元)進(jìn)位鏈查找表LUT進(jìn)位鏈連通通LAB中的所有LE進(jìn)位鏈提供LE之間快速的的向前進(jìn)位位功能，來來自低位的的進(jìn)位信號(hào)號(hào)：●直接向前前送到高位位●同時(shí)饋入入LUT和進(jìn)位鏈下下段這使得能夠夠?qū)崿F(xiàn)高速速計(jì)數(shù)器、、加法器和和寬位比較較器。622.6FPGA／CPLD結(jié)構(gòu)與原理理（增）5.2FIEX10K內(nèi)部結(jié)構(gòu)------邏輯陣列塊塊（LAB）邏輯單元LE兩種不同的的級(jí)聯(lián)方式式級(jí)聯(lián)鏈用來來實(shí)現(xiàn)多扇扇入數(shù)的邏邏輯函數(shù)。相鄰的的LUT用來并行完完成部分邏邏輯功能，，級(jí)聯(lián)鏈把把中間結(jié)果果串接起來來?？稍O(shè)為“與與”級(jí)聯(lián)或或者“或””級(jí)聯(lián)“與”級(jí)聯(lián)鏈鏈“或”級(jí)聯(lián)鏈鏈LUTLUTIN[3..0]IN[4..7]LUTIN[(4n-1)..4(n-1)]LUTLUTIN[3..0]IN[4..7]LUTIN[(4n-1)..4(n-1)]LE1LE2LEnLE1LE2LEn0.6ns2.4ns16位地址譯碼碼速度可達(dá)達(dá)2.4+0.6x3=4.2ns632.6FPGA／CPLD結(jié)構(gòu)與原理理（增）8個(gè)邏輯單元LE、相聯(lián)的進(jìn)位位鏈和級(jí)聯(lián)聯(lián)鏈、LAB控制信號(hào)、、LAB局部互聯(lián)等構(gòu)成LAB。FLEX10KLAB結(jié)構(gòu)圖642.6FPGA／CPLD結(jié)構(gòu)與原理理（增）5.2FIEX10K內(nèi)部結(jié)構(gòu)(2)快速通道（（FastTrack）遍布整個(gè)器器件，連通通LE和I/O,是一系列水平和垂直直走向的連連續(xù)式布線線通道。優(yōu)點(diǎn)是可可預(yù)測(cè)其延延時(shí)性能。。其他部分分采用分段式連線線結(jié)構(gòu)，用開關(guān)矩矩陣把若干干短通道連連接，布線線工作更容容易，但延延時(shí)難預(yù)測(cè)測(cè)，設(shè)計(jì)性性能下降。652.6FPGA／CPLD結(jié)構(gòu)與原理理（增）5.2FIEX10K內(nèi)部結(jié)構(gòu)(3)I/O單元（I/OCell,IOC)與專用輸入入端口器件的I/O引腳由IOC驅(qū)動(dòng)，位于于快速通道道的行和列列末端，包包含一雙向向I/O緩沖器和一一寄存器。?！_可被被配置為輸輸入、輸出出或雙向I/O功能；▲寄存器可可用作快速速外數(shù)據(jù)輸輸入寄存器器；▲支持三態(tài)態(tài)緩沖和集集電極開路路輸出；▲每個(gè)IOC的時(shí)鐘、清清零、時(shí)鐘鐘使能和輸輸出使能均均由周邊總線的I/O控制信號(hào)網(wǎng)網(wǎng)絡(luò)提供；；高速驅(qū)動(dòng)動(dòng)?！厥夤δ苣埽篔TAG編程、擺率率控制▲有4個(gè)引腳可直直接驅(qū)動(dòng)周周邊總線中中4個(gè)全局信號(hào)號(hào)，（內(nèi)部部邏輯也可可驅(qū)動(dòng)這4個(gè)全局信號(hào)號(hào)）。比快快速通道更更短延遲和和更小偏移移。66IO單元結(jié)構(gòu)圖圖672.6FPGA／CPLD結(jié)構(gòu)與原理理（增）5.2FIEX10K內(nèi)部結(jié)構(gòu)(4)嵌入入式陣列塊塊（EmbeddedArrayBlock,EAB)是在輸入、、輸出口上上帶有寄存存器的RAM塊，是是由一系列列的嵌入式式RAM單單元構(gòu)成。?！總€(gè)EBA可提供2048個(gè)位，字長長可配置,每個(gè)EBA是獨(dú)立結(jié)構(gòu)構(gòu)，但具有有共同的輸輸入、互聯(lián)聯(lián)與控制信信號(hào)；▲可非常方方便地實(shí)現(xiàn)現(xiàn)規(guī)模不太太大的RAM、ROM、FIFO或雙口RAM等功能塊；；▲做實(shí)現(xiàn)計(jì)計(jì)數(shù)器、譯譯碼器、狀狀態(tài)機(jī)、乘乘法器、微微控制器、、DSP等復(fù)雜邏輯輯時(shí)，每個(gè)個(gè)EBA可貢獻(xiàn)100~600個(gè)等效門；；▲可單獨(dú)使使用，也可可組合使用用。682.6FPGA／CPLD結(jié)構(gòu)與原理理（增）5.2FIEX10K內(nèi)部結(jié)構(gòu)--嵌入式陣列列塊EAB的字長是可可配置的256x8512x41024x22048x1256x8256x8512x4512x4256x16512x8EAB的大大小靈活可可變通過組合EAB可以構(gòu)成更更大的模塊塊,不需要額外外的邏輯單單元，不引引入延遲692.6FPGA／CPLD結(jié)構(gòu)與原理理（增）5.2FIEX10K內(nèi)部結(jié)構(gòu)--嵌入式陣列列塊輸出時(shí)鐘DRAM/ROM256x8512x41024x22048x1DDD寫脈沖電路輸出寬度8,4,2,1

數(shù)據(jù)寬度8,4,2,1地址寬度8,9,10,11寫使能輸入時(shí)鐘用EAB構(gòu)成不同結(jié)結(jié)構(gòu)的RAM和ROM702.6FPGA／CPLD結(jié)構(gòu)與原理理（增）5.2FIEX10K內(nèi)部結(jié)構(gòu)--嵌入式陣列列塊VS非流水線結(jié)構(gòu),使用35個(gè)LE,速度為34MHz

流水線結(jié)構(gòu)速度為100MHz,EAB8890MHz用EAB實(shí)現(xiàn)的流水線乘法器操作速度可達(dá)90MHz!實(shí)例:4x4乘法器+(6LE)+(6LE)+(7LE)8LELELELELELELELELELELELELELELELE712.6FPGA／CPLD結(jié)構(gòu)與原理理（增）5.2FIEX10K內(nèi)部結(jié)構(gòu)(5)時(shí)鐘鎖定和和時(shí)鐘自舉舉時(shí)鐘鎖定(ClockLock)電路：是一個(gè)同步步PLL（鎖相環(huán)）），減小時(shí)時(shí)鐘延遲和和偏移，使使時(shí)鐘建立立時(shí)間和時(shí)時(shí)鐘到輸出出的時(shí)間減減到最小。。時(shí)鐘自舉(ClockBoost)電路：使用可編程程PLL