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實驗二用PLD實現(xiàn)組合邏輯電路用QUARTUSII軟件環(huán)境設(shè)計、仿真、下載、實驗驗證邏輯功能1.3-8譯碼器2.BCD-7段譯碼器3.用十六進制全加器實現(xiàn)十進制全加器

CPLD應(yīng)用講授內(nèi)容CPLD的簡介EDA工具－QUARTUSII快速入門電腦輔助數(shù)字電路設(shè)計3-8譯碼器設(shè)計、實現(xiàn)過程CPLD集成單元的內(nèi)部結(jié)構(gòu)FPGA/CPLD的制造技術(shù)FPGA/CPLD以CMOS為制作程序目前共有EPROM、EEPROM、FLASH、SRAM及Anti-Fuse等五種制造技術(shù)。QUARTUSII設(shè)計流程數(shù)字邏輯電路設(shè)計環(huán)境1、、建建立立項項目目選擇擇File2、、設(shè)設(shè)計計輸輸入入雙擊擊空空白白處處選擇擇器器件件完成成圖圖形形輸輸入入3、、編編譯譯項項目目4、、仿仿真真項項目目雙擊擊左左鍵鍵雙擊擊左左鍵鍵存盤盤5、、引引腳腳分分配配存盤盤，，再再編編譯譯6、、下下載載實驗驗報報告告要要求求總結(jié)結(jié)QUARTURSII操操作作步步驟驟設(shè)計計過過程程及及原原理理電電路路圖圖測試試結(jié)結(jié)果果或或仿仿真真波波形形圖圖預(yù)習(xí)習(xí)1、、用用VerilogHDL設(shè)設(shè)計計七七段段譯譯碼碼器器2、、用用十十六六進進制制全全加加器器實實現(xiàn)現(xiàn)十十進進制制全全加加器器謝謝謝觀觀看看/歡迎迎下下載載BYFAITHIMEANAVISIONOFGOODONECHERISHESANDTHEENTHUSIASMTHATPUSHESONETOSEEKITSF

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