數(shù)字電路試題及答案（共8篇）

第34頁共34頁數(shù)字電路試題及答案〔共8篇〕篇1：數(shù)字電路筆試題數(shù)字電路筆試題1、同步電路和異步電路的區(qū)別是什么?(仕蘭微電子)2、什么是同步邏輯和異步邏輯?(漢王筆試)同步邏輯是時(shí)鐘之間有固定的因果關(guān)系，異步邏輯是各時(shí)鐘之間沒有固定的因果關(guān)系。3、什么是“線與”邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么詳細(xì)要求?(漢王筆試)線與邏輯是兩個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能。在硬件上，要用oc門來實(shí)現(xiàn)，由于不用oc門可能使灌電流過大，而燒壞邏輯門。同時(shí)在輸出端口應(yīng)加一個(gè)上拉電阻。4、什么是Setup和Holdup時(shí)間?(漢王筆試)5、setup和holdup時(shí)間,區(qū)別.(南山之橋)6、解釋setuptime和holdtime的定義和在時(shí)鐘信號(hào)延遲時(shí)的變化。(未知)7、解釋setup和holdtimeviolation，畫圖說明，并說明解決方法。(威盛VIA.11.06上海筆試試題)Setup/holdtime是測(cè)試芯片對(duì)輸入信號(hào)和時(shí)鐘信號(hào)之間的時(shí)間要求。建立時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間。輸入信號(hào)應(yīng)提早時(shí)鐘上升沿(如上升沿有效)T時(shí)間到達(dá)芯片，這個(gè)T就是建立時(shí)間-Setuptime.如不滿足setuptime,這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。保持時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間。假如holdtime不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。建立時(shí)間(SetupTime)和保持時(shí)間(Holdtime)。建立時(shí)間是指在時(shí)鐘邊沿前，數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。保持時(shí)間是指時(shí)鐘跳變邊沿后數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。如果不滿足建立和保持時(shí)間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會(huì)出現(xiàn)metastability的情況。假如數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過建立和保持時(shí)間，那么超過量就分別被稱為建立時(shí)間裕量和保持時(shí)間裕量。8、說說對(duì)數(shù)字邏輯中的競(jìng)爭(zhēng)和冒險(xiǎn)的理解，并舉例說明競(jìng)爭(zhēng)和冒險(xiǎn)怎樣消除。(仕蘭微電子)9、什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象?怎樣判斷?如何消除?(漢王筆試)在組合邏輯中，由于門的輸入信號(hào)通路中經(jīng)過了不同的延時(shí)，導(dǎo)致到達(dá)該門的時(shí)間不一致叫競(jìng)爭(zhēng)。產(chǎn)生毛刺叫冒險(xiǎn)。假如布爾式中有相反的信號(hào)那么可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。解決方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容。10、你知道那些常用邏輯電平?TTL與S電平可以直接互連嗎?(漢王筆試)常用邏輯電平：12V，5V，3.3V;TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之間，而CMOS那么是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。11、如何解決亞穩(wěn)態(tài)。(飛利浦-大唐筆試)亞穩(wěn)態(tài)是指觸發(fā)器無法在某個(gè)規(guī)定時(shí)間段內(nèi)到達(dá)一個(gè)可確認(rèn)的狀態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時(shí)，既無法預(yù)測(cè)該單元的輸出電平，也無法預(yù)測(cè)何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平上。在這個(gè)穩(wěn)定期間，觸發(fā)器輸出一些中間級(jí)電平，或者可能處于振蕩狀態(tài)，并且這種無用的輸出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去。12、IC設(shè)計(jì)中同步復(fù)位與異步復(fù)位的區(qū)別。(南山之橋)13、MOORE與MEELEY狀態(tài)機(jī)的特征。(南山之橋)14、多時(shí)域設(shè)計(jì)中,如何處理信號(hào)跨時(shí)域。(南山之橋)15、給了reg的setup,hold時(shí)間，求中間組合邏輯的delay范圍。(飛利浦-大唐筆試)Delayq,還有clock的delay,寫出決定最大時(shí)鐘的因素，同時(shí)給出表達(dá)式。(威盛VIA2023.11.06上海筆試試題)18、說說靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)。(威盛VIA2023.11.06上海筆試試題)19、一個(gè)四級(jí)的Mux,其中第二級(jí)信號(hào)為關(guān)鍵信號(hào)如何改善timing。(威盛VIA2023.11.06上海筆試試題)20、給出一個(gè)門級(jí)的圖，又給了各個(gè)門的傳輸延時(shí)，問關(guān)鍵途徑是什么，還問給出輸入，使得輸出依賴于關(guān)鍵途徑。(未知)21、邏輯方面數(shù)字電路的卡諾圖化簡(jiǎn)，時(shí)序(同步異步差異)，觸發(fā)器有幾種(區(qū)別，優(yōu)點(diǎn))，全加器等等。(未知)22、卡諾圖寫出邏輯表達(dá)使。(威盛VIA2023.11.06上海筆試試題)23、化簡(jiǎn)F(A,B,C,D)=m(1,3,4,5,10,11,12,13,14,15)的和。(威盛)24、pleaseshowtheCMOSinverterschmatic,layoutanditscrosssectionwithP-wellprocess.Plotitstransfercurve(Vout-Vin)AndalsoexplaintheoperationregionofPMOSandNMOSforeachsegmentofthetransfercurve?(威盛筆試題circuitdesign-beijing-03.11.09)25、TodesignaCMOSinvertorwithbalanceriseandfalltime,pleasedefinetherationofchannelwidthofPMOSandNMOSandexplain?26、為什么一個(gè)標(biāo)準(zhǔn)的倒相器中P管的寬長(zhǎng)比要比N管的寬長(zhǎng)比大?(仕蘭微電子)27、用mos管搭出一個(gè)二輸入與非門。(揚(yáng)智電子筆試)28、pleasedrawthetransistorlevelschematicofacmos2inputANDgateandexplainwhichinputhasfasterresponseforoutputrisingedge.(lessdelaytime)。(威盛筆試題circuitdesign-beijing-03.11.09)29、畫出NOT,NAND,NOR的符號(hào)，真值表，還有transistorlevel的電路。(Infineon筆試)30、畫出CMOS的圖，畫出tow-to-onemuxgate。(威盛VIA2023.11.06上海筆試試題)31、用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或。(飛利浦-大唐筆試)32、畫出Y=A*B+C的cmos電路圖。(科廣試題)33、用邏輯們和cmos電路實(shí)現(xiàn)ab+cd。(飛利浦-大唐筆試)34、畫出CMOS電路的晶體管級(jí)電路圖，實(shí)現(xiàn)Y=A*B+C(D+E)。(仕蘭微電子)35、利用4選1實(shí)現(xiàn)F(x,y,z)=xz+yz'。(未知)36、給一個(gè)表達(dá)式f=[被過濾]x+[被過濾]x+[被過濾]xx+[被過濾]x用最少數(shù)量的與非門實(shí)現(xiàn)(實(shí)際上就是化簡(jiǎn))。37、給出一個(gè)簡(jiǎn)單的由多個(gè)NOT,NAND,NOR組成的原理圖，根據(jù)輸入波形畫出各點(diǎn)波形。(Infineon筆試)38、為了實(shí)現(xiàn)邏輯(AXORB)OR(CANDD)，請(qǐng)選用以下邏輯中的一種，并說明為什么?1)INV2)AND3)OR4)NAND5)NOR6)XOR答案：NAND(未知)39、用與非門等設(shè)計(jì)全加法器。(華為)40、給出兩個(gè)門電路讓你分析^p異同。(華為)41、用簡(jiǎn)單電路實(shí)現(xiàn)，當(dāng)A為輸入時(shí)，輸出B波形為…(仕蘭微電子)42、A,B,C,D,E進(jìn)展投票，多數(shù)服從少數(shù)，輸出是F(也就是假如A,B,C,D,E中1的'個(gè)數(shù)比0多，那么F輸出為1，否那么F為0)，用與非門實(shí)現(xiàn)，輸入數(shù)目沒有限制，(未知)43、用波形表示D觸發(fā)器的功能。(揚(yáng)智電子筆試)44、用傳輸門和倒向器搭一個(gè)邊沿觸發(fā)器。(揚(yáng)智電子筆試)45、用邏輯們畫出D觸發(fā)器。(威盛VIA2023.11.06上海筆試試題)46、畫出DFF的構(gòu)造圖,用verilog實(shí)現(xiàn)之。(威盛)47、畫出一種CMOS的D鎖存器的電路圖和幅員。(未知)48、D觸發(fā)器和D鎖存器的區(qū)別。(新太硬件面試)49、簡(jiǎn)述latch和filp-flop的異同。(未知)50、LATCH和DFF的概念和區(qū)別。(未知)51、latch與register的區(qū)別,為什么如今多用register.行為級(jí)描繪中l(wèi)atch如何產(chǎn)生的。(南山之橋)52、用D觸發(fā)器做個(gè)二分顰的電路.又問什么是狀態(tài)圖。(華為)53、請(qǐng)畫出用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路?(漢王筆試)54、怎樣用D觸發(fā)器、與或非門組成二分頻電路?(東信筆試)55、Howmanyflip-flopcircuitsareneededtodivideby16?(Intel)16分頻?56、用filp-flop和logic-gate設(shè)計(jì)一個(gè)1位加法器，輸入carryin和current-stage，輸出carryout和next-stage.(未知)57、用D觸發(fā)器做個(gè)4進(jìn)制的計(jì)數(shù)。(華為)58、實(shí)現(xiàn)N位JohnsonCounter,N=5。(南山之橋)59、用你熟悉的設(shè)計(jì)方式設(shè)計(jì)一個(gè)可預(yù)置初值的7進(jìn)制循環(huán)計(jì)數(shù)器，15進(jìn)制的呢?(仕蘭微電子)60、數(shù)字電路設(shè)計(jì)當(dāng)然必問Verilog/VHDL，如設(shè)計(jì)計(jì)數(shù)器。(未知)61、BLOCKINGNONBLOCKING賦值的區(qū)別。(南山之橋)62、寫異步D觸發(fā)器的verilogmodule。(揚(yáng)智電子筆試)moduledff8(clk,reset,d,q);inputclk;inputreset;input[7:0]d;output[7:0]q;reg[7:0]q;always@(posedgeclkorposedgereset)if(reset)q篇2：數(shù)字電路課件一、根底分析^p要教好這門課程，就必需要讓學(xué)消費(fèi)生濃重的學(xué)習(xí)興趣，要到達(dá)這一目的光說說是不行的，要讓學(xué)生知道在生活中的應(yīng)用，相信數(shù)字電路學(xué)起來簡(jiǎn)單，并提供一些實(shí)在可行的學(xué)習(xí)方法，適當(dāng)提出一些合理化要求。并就該課程的教法說與同學(xué)聽，聽取學(xué)生的意見，爭(zhēng)取能用學(xué)生喜歡的方式去教育學(xué)生，為了學(xué)生的一切出發(fā)，到達(dá)教好這門課程的目的，讓學(xué)生學(xué)有所獲。二、學(xué)科分析^p該學(xué)科他可以獨(dú)成一體，學(xué)習(xí)起來與以前的專業(yè)知識(shí)聯(lián)絡(luò)不大，與數(shù)學(xué)關(guān)系不親密。應(yīng)用相當(dāng)廣泛。在我們生活的方方面面都有應(yīng)用，20世紀(jì)90年代開場(chǎng)，整個(gè)社會(huì)進(jìn)入數(shù)字化、信息化、知識(shí)化時(shí)代，數(shù)字技術(shù)與國民經(jīng)濟(jì)和社會(huì)生活的關(guān)系日益親密。計(jì)算機(jī)、計(jì)算機(jī)網(wǎng)絡(luò)、通信、電視及音像傳媒、自動(dòng)控制、醫(yī)療、測(cè)量等無一不納入數(shù)字技術(shù)并獲得較大技術(shù)進(jìn)步。例：Inter、程控、挪動(dòng)通信、可視、會(huì)議電視、數(shù)字電視、數(shù)字相機(jī)、VCD、DVD、交通燈、廣告牌等等。要求有一定的想象力，要有嚴(yán)謹(jǐn)?shù)乃季S習(xí)慣。要求同學(xué)們要建立起信心，做好準(zhǔn)備來學(xué)好該科目。三、數(shù)字電路的特點(diǎn)及分析^p方法數(shù)字通信系統(tǒng)：抗干擾才能強(qiáng)，保密性好，容量大；〔例如手機(jī)〕數(shù)字化測(cè)量：精度高，功能完備，具有數(shù)控測(cè)試功能：〔例如數(shù)字示波器〕數(shù)字設(shè)備：精度高、功能完備、智能化。〔擴(kuò)展講數(shù)字電視和數(shù)碼照相機(jī)〕計(jì)算機(jī)：最具代表性的數(shù)字系統(tǒng)，具有極強(qiáng)的信息處理和控制才能。要從生活應(yīng)用出發(fā)來講數(shù)字電路的應(yīng)用，為了開掘?qū)W生的學(xué)習(xí)積極性，讓學(xué)生例興數(shù)字電路在生活產(chǎn)品中的應(yīng)用。作用：進(jìn)步學(xué)生的學(xué)習(xí)興趣，提升學(xué)生的欣賞品位，擴(kuò)寬學(xué)生視野。四、數(shù)字電路學(xué)習(xí)資料來〔以進(jìn)步學(xué)生的學(xué)習(xí)興趣，擴(kuò)寬知識(shí)面〕1．《電子技術(shù)根底》不同版本教材〔例如康華光主編〕2．《555集成電路應(yīng)用手冊(cè)＞3．《電子報(bào)》五、小結(jié)、布置作業(yè)該堂課的主要目的是培養(yǎng)學(xué)生的學(xué)習(xí)積極性，并指導(dǎo)學(xué)生如何學(xué)好《數(shù)字電路》，針對(duì)學(xué)生的實(shí)際情況，做出分析^p，以利于該科目可以讓學(xué)生真正學(xué)到些東西。并以二極管的開關(guān)特性為重點(diǎn)，以三極管的開關(guān)特性為輔來讓學(xué)生初步認(rèn)識(shí)了數(shù)字電路。知識(shí)宜淺不宜深，以培養(yǎng)學(xué)生的學(xué)習(xí)積極性。布置作業(yè)：1.你用過哪些數(shù)字電路產(chǎn)品，請(qǐng)列出3到10個(gè)較為典型的例子。并就其中的.一二個(gè)產(chǎn)品說明他的功能及優(yōu)點(diǎn)和缺點(diǎn)。2.你認(rèn)為的數(shù)字電路該如何學(xué)？六、答疑篇3：數(shù)字電路課件一、復(fù)習(xí)舊課問題：1.數(shù)字的特點(diǎn)2.數(shù)字信號(hào)與模擬信號(hào)的比擬二、針對(duì)新課內(nèi)容提出問題1.什么是二、十、八、十六進(jìn)制數(shù)？2.怎么將二、八、十六進(jìn)制數(shù)轉(zhuǎn)換為十進(jìn)制數(shù)？三、自學(xué)、討論階段在此階段，老師要注意觀察學(xué)生學(xué)習(xí)情況，對(duì)問題可以適當(dāng)引導(dǎo)，但是不能透露答案，對(duì)違背課堂紀(jì)律的同學(xué)〔玩手機(jī)、看報(bào)紙雜志、睡覺、聊天等〕要重點(diǎn)提醒，維持好課堂紀(jì)律，并注意時(shí)間的控制。四、提問、評(píng)定、講解階段十進(jìn)制是日常生活中最常使用的進(jìn)位計(jì)數(shù)制。在十進(jìn)制數(shù)中，每一位有0~9十個(gè)數(shù)碼，所以4計(jì)數(shù)的基數(shù)是10。超過9的數(shù)必須用多位數(shù)表示，其中低位和相鄰高位之間的進(jìn)位關(guān)系是“逢十進(jìn)一”。二進(jìn)制數(shù)的進(jìn)位規(guī)那么是“逢二進(jìn)一”，其進(jìn)位基數(shù)R=2，每位數(shù)碼的取值只能是0或1，每位的權(quán)是2的冪。八進(jìn)制數(shù)的進(jìn)位規(guī)那么是“逢八進(jìn)一”，其基數(shù)R=8十六進(jìn)制數(shù)的特點(diǎn)是：①采用的16個(gè)數(shù)碼為0、1、2、…、9、A、B、C、D、E、F。符號(hào)A~F分別代表十進(jìn)制數(shù)的10~15。②進(jìn)位規(guī)那么是“逢十六進(jìn)一”，基數(shù)R=16，每位的權(quán)是16的冪。五、答疑就本次課的內(nèi)容個(gè)別答疑、輔導(dǎo)。六、就新課內(nèi)容提出問題1.怎么將十進(jìn)制數(shù)轉(zhuǎn)換為二、八、十六進(jìn)制數(shù)？2.常用的碼制有哪些？有什么特點(diǎn)？篇4：數(shù)字電路筆試題目數(shù)字電路筆試題目1、同步電路和異步電路的區(qū)別是什么？〔仕蘭微電子〕2、什么是同步邏輯和異步邏輯？〔漢王筆試〕同步邏輯是時(shí)鐘之間有固定的因果關(guān)系，異步邏輯是各時(shí)鐘之間沒有固定的因果關(guān)系。3、什么是“線與”邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么詳細(xì)要求？〔漢王筆試〕線與邏輯是兩個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能。在硬件上，要用oc門來實(shí)現(xiàn)，由于不用oc門可能使灌電流過大，而燒壞邏輯門。同時(shí)在輸出端口應(yīng)加一個(gè)上拉電阻。4、什么是Setup和Holdup時(shí)間？〔漢王筆試〕5、setup和holdup時(shí)間,區(qū)別.〔南山之橋〕6、解釋setuptime和holdtime的定義和在時(shí)鐘信號(hào)延遲時(shí)的變化。〔未知〕7、解釋setup和holdtimeviolation，畫圖說明，并說明解決方法?！餐IA.11.06上海筆試試題〕Setup/holdtime是測(cè)試芯片對(duì)輸入信號(hào)和時(shí)鐘信號(hào)之間的時(shí)間要求。建立時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間。輸入信號(hào)應(yīng)提早時(shí)鐘上升沿〔如上升沿有效〕T時(shí)間到達(dá)芯片，這個(gè)T就是建立時(shí)間-Setuptime.如不滿足setuptime,這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。保持時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間。假如holdtime不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。建立時(shí)間(SetupTime)和保持時(shí)間〔Holdtime〕。建立時(shí)間是指在時(shí)鐘邊沿前，數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。保持時(shí)間是指時(shí)鐘跳變邊沿后數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。如果不滿足建立和保持時(shí)間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會(huì)出現(xiàn)metastability的情況。假如數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過建立和保持時(shí)間，那么超過量就分別被稱為建立時(shí)間裕量和保持時(shí)間裕量。8、說說對(duì)數(shù)字邏輯中的競(jìng)爭(zhēng)和冒險(xiǎn)的理解，并舉例說明競(jìng)爭(zhēng)和冒險(xiǎn)怎樣消除。〔仕蘭微電子〕9、什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？〔漢王筆試〕在組合邏輯中，由于門的輸入信號(hào)通路中經(jīng)過了不同的延時(shí)，導(dǎo)致到達(dá)該門的時(shí)間不一致叫競(jìng)爭(zhēng)。產(chǎn)生毛刺叫冒險(xiǎn)。假如布爾式中有相反的信號(hào)那么可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。解決方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容。10、你知道那些常用邏輯電平？TTL與S電平可以直接互連嗎？〔漢王筆試〕常用邏輯電平：12V，5V，3.3V；TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之間，而CMOS那么是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。11、如何解決亞穩(wěn)態(tài)?！诧w利浦－大唐筆試〕亞穩(wěn)態(tài)是指觸發(fā)器無法在某個(gè)規(guī)定時(shí)間段內(nèi)到達(dá)一個(gè)可確認(rèn)的狀態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時(shí)，既無法預(yù)測(cè)該單元的輸出電平，也無法預(yù)測(cè)何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平上。在這個(gè)穩(wěn)定期間，觸發(fā)器輸出一些中間級(jí)電平，或者可能處于振蕩狀態(tài)，并且這種無用的輸出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去。12、IC設(shè)計(jì)中同步復(fù)位與異步復(fù)位的區(qū)別?！材仙街畼颉?3、MOORE與MEELEY狀態(tài)機(jī)的特征?！材仙街畼颉?4、多時(shí)域設(shè)計(jì)中,如何處理信號(hào)跨時(shí)域?！材仙街畼颉?5、給了reg的setup,hold時(shí)間，求中間組合邏輯的delay范圍?！诧w利浦－大唐筆試〕Delayq,還有clock的delay,寫出決定最大時(shí)鐘的因素，同時(shí)給出表達(dá)式，〔威盛VIA2023.11.06上海筆試試題〕18、說說靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)?！餐IA2023.11.06上海筆試試題〕19、一個(gè)四級(jí)的Mux,其中第二級(jí)信號(hào)為關(guān)鍵信號(hào)如何改善timing?！餐IA2023.11.06上海筆試試題〕20、給出一個(gè)門級(jí)的圖，又給了各個(gè)門的傳輸延時(shí)，問關(guān)鍵途徑是什么，還問給出輸入，使得輸出依賴于關(guān)鍵途徑?！参粗?1、邏輯方面數(shù)字電路的卡諾圖化簡(jiǎn)，時(shí)序〔同步異步差異〕，觸發(fā)器有幾種〔區(qū)別，優(yōu)點(diǎn)〕，全加器等等。〔未知〕22、卡諾圖寫出邏輯表達(dá)使?！餐IA2023.11.06上海筆試試題〕23、化簡(jiǎn)F(A,B,C,D)=m(1,3,4,5,10,11,12,13,14,15)的和?！餐ⅰ?4、pleaseshowtheCMOSinverterschmatic,layoutanditscrosssectionwithP-wellprocess.Plotitstransfercurve(Vout-Vin)AndalsoexplaintheoperationregionofPMOSandNMOSforeachsegmentofthetransfercurve?〔威盛筆試題circuitdesign-beijing-03.11.09〕25、TodesignaCMOSinvertorwithbalanceriseandfalltime,pleasedefinetherationofchannelwidthofPMOSandNMOSandexplain?26、為什么一個(gè)標(biāo)準(zhǔn)的倒相器中P管的寬長(zhǎng)比要比N管的寬長(zhǎng)比大？〔仕蘭微電子〕27、用mos管搭出一個(gè)二輸入與非門?！矒P(yáng)智電子筆試〕28、pleasedrawthetransistorlevelschematicofacmos2inputANDgateandexplainwhichinputhasfasterresponseforoutputrisingedge.(lessdelaytime)?！餐⒐P試題circuitdesign-beijing-03.11.09〕29、畫出NOT,NAND,NOR的符號(hào)，真值表，還有transistorlevel的電路?！睮nfineon筆試〕30、畫出CMOS的圖，畫出tow-to-onemuxgate?！餐IA2023.11.06上海筆試試題〕31、用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或?！诧w利浦－大唐筆試〕32、畫出Y=A*B+C的cmos電路圖。〔科廣試題〕33、用邏輯們和cmos電路實(shí)現(xiàn)ab+cd。〔飛利浦－大唐筆試〕34、畫出CMOS電路的晶體管級(jí)電路圖，實(shí)現(xiàn)Y=A*B+C(D+E)。〔仕蘭微電子〕35、利用4選1實(shí)現(xiàn)F(x,y,z)=xz+yz'。〔未知〕36、給一個(gè)表達(dá)式f=xxxx+xxxx+xxxxx+xxxx用最少數(shù)量的與非門實(shí)現(xiàn)〔實(shí)際上就是化簡(jiǎn)〕。37、給出一個(gè)簡(jiǎn)單的由多個(gè)NOT,NAND,NOR組成的原理圖，根據(jù)輸入波形畫出各點(diǎn)波形?！睮nfineon筆試〕38、為了實(shí)現(xiàn)邏輯〔AXORB〕OR〔CANDD〕，請(qǐng)選用以下邏輯中的一種，并說明為什么？1〕INV

2〕AND

3〕OR

4〕NAND

5〕NOR

6〕XOR

答案：NAND〔未知〕39、用與非門等設(shè)計(jì)全加法器。〔華為〕40、給出兩個(gè)門電路讓你分析^p異同?！踩A為〕41、用簡(jiǎn)單電路實(shí)現(xiàn)，當(dāng)A為輸入時(shí)，輸出B波形為…〔仕蘭微電子〕42、A,B,C,D,E進(jìn)展投票，多數(shù)服從少數(shù)，輸出是F〔也就是假如A,B,C,D,E中1的個(gè)數(shù)比0多，那么F輸出為1，否那么F為0〕，用與非門實(shí)現(xiàn)，輸入數(shù)目沒有限制?！参粗称?：數(shù)字電路課程教法探究關(guān)于數(shù)字電路課程教法探究數(shù)字電路是電類專業(yè)一門重要的專業(yè)根底理論課程.文中對(duì)更新觀念,優(yōu)化教學(xué)內(nèi)容,改革教學(xué)方法,強(qiáng)化實(shí)訓(xùn)環(huán)節(jié)進(jìn)展了討論.作者：王彩平

作者單位：廊坊市電子信息工程學(xué)校,河北廊坊,065000

刊名：湖南中學(xué)物理?教育前沿

英文刊名：CUTTINGEDGEEDUCATION

年，卷(期)：

“”(12)

分類號(hào)：G642.4

【關(guān)鍵詞】：^p：數(shù)字電路

教學(xué)方法

學(xué)習(xí)積極性

實(shí)訓(xùn)

篇6：數(shù)字電路實(shí)訓(xùn)心得體會(huì)數(shù)字電路又可稱為邏輯電路，通過與(&)，或(>=1)，非(o)，異或(=1)，同或(=)等門電路來實(shí)現(xiàn)邏輯。邏輯電路又可分為組合邏輯電路和時(shí)序邏輯電路。組合邏輯電路是指在某一時(shí)刻的輸出狀態(tài)僅僅取決于在該時(shí)刻的輸入狀態(tài)，而與電路過去的狀態(tài)無關(guān)。TTL和CMOS電路：TTL是晶體管輸入晶體管輸出邏輯的縮寫，它用的電為5V。CMOS電路是由PMOS管和NMOS管(極一般接地)組合而成，電電壓范圍較廣，從1.2V-18V都可以。CMOS的推挽輸出：輸出高電平時(shí)N管截止，P管導(dǎo)通;輸出低電平時(shí)N管導(dǎo)通，P管截止。輸出電阻小，因此驅(qū)動(dòng)才能強(qiáng)。CMOS門的漏極開路式：去掉P管，輸出端可以直接接在一起實(shí)現(xiàn)線與功能。假如用CMOS管直接接在一起，那么當(dāng)一個(gè)輸出高電平，一個(gè)輸出低電平時(shí)，P管和N管同時(shí)導(dǎo)通，電流很大，可能燒毀管子。單一的管子導(dǎo)通，只是溝道的導(dǎo)通，電流小，假如兩個(gè)管子都導(dǎo)通，那么形成電流回路，電流大。輸入輸出高阻：在P1和N1管的漏極再加一個(gè)P2管和N2管，，當(dāng)要配置成高阻時(shí)，使得P2和N2管都不導(dǎo)通，從而實(shí)現(xiàn)高阻狀態(tài)。靜態(tài)電流：輸入無狀態(tài)反轉(zhuǎn)(上下電平變換)情況下的電流。動(dòng)態(tài)電流：電路在邏輯狀態(tài)切換過程中產(chǎn)生的功耗，包括瞬間導(dǎo)通功耗和負(fù)載電容充放電功耗兩局部。門電路的上升邊沿和下降邊沿是不可防止的，因此在輸入電壓由高到低或由低變高的過程中到達(dá)Vt附近時(shí)，兩管同時(shí)導(dǎo)通產(chǎn)生尖峰電流。該損耗取決于輸入波形的好壞(CMOS工藝)，電電壓的大小和輸入信號(hào)的重復(fù)頻率。電路的負(fù)載電容的充放電也是很大的一局部。ESD保護(hù)：Electro-Staticdischarge,靜電放電。輸入輸出緩沖器：是緩沖器，不是緩存器，就是一個(gè)CMOS門電路。輸入緩沖器的作用主要是1，TTL/CMOS電平轉(zhuǎn)換接口;2，過濾外部輸入信號(hào)噪聲。輸出緩沖器的作用是增加驅(qū)動(dòng)才能。配成輸入形式不一定比輸出形式更省電：輸入形式時(shí)輸入緩沖器會(huì)翻開，而輸出形式時(shí)輸出緩沖器會(huì)翻開。TESEO上GPIO數(shù)據(jù)存放器讀寫的注意點(diǎn)：配置成普通GPIO時(shí)，假如配置成輸出口，那么寫數(shù)據(jù)存放器會(huì)直接輸出該電平，讀數(shù)據(jù)存放器實(shí)際就是讀鎖存器中最后一次被寫入的值。假如被配置成輸入口，并且上下拉使能的話，那么寫數(shù)據(jù)存放器就是配置上下拉電阻，而讀數(shù)據(jù)存放器就是讀輸入引腳的緩沖器，返回的是該引腳的當(dāng)前電平狀況。有些平臺(tái)會(huì)有專門的狀態(tài)存放器，無論當(dāng)前引腳被配置成輸入還是輸出，讀該專門的狀態(tài)存放器都返回該引腳的當(dāng)前電平狀況。引腳的BOOTstate是指在上電重啟或硬重啟時(shí)引腳的狀態(tài)，resetrelease之后的狀態(tài)為resetstate，resetstate和state有可能不一樣。TESEO的UART0_TX為boot1，該引腳的信號(hào)在上電重啟或硬重啟時(shí)會(huì)被鎖存，以備resetrelease時(shí)給defaultregistermap用。IO的電電壓配置：IO引腳歸屬于不同IOring，不同的IOring可以被輸入不同的電壓。CPU在判決IO的邏輯電平時(shí)會(huì)和IOring的電平(乘以上下電平的系數(shù))作比擬。數(shù)字電路中的擺幅：輸入擺幅和輸出擺幅。輸入擺幅指的是最低輸入高電平和最高輸入低電平的差值，輸出擺幅指的是最低輸出高電平和最高輸出低電平之間的差值，TTL的擺幅偏小。在時(shí)序邏輯電路里，假如輸入的時(shí)鐘停頓，那么整個(gè)電路的功耗很低，原因是時(shí)序邏輯電路里的很多小單元的輸出是由時(shí)鐘驅(qū)動(dòng)的，時(shí)鐘停頓，根本就是高阻態(tài)。假如將整個(gè)模塊的電斷了，那么就會(huì)更加省電。篇7：數(shù)字電路課程設(shè)計(jì)的心得體會(huì)數(shù)字電路課程設(shè)計(jì)的心得體會(huì)課程設(shè)計(jì)剛開場(chǎng)，拿著選定的題目不知如何入手。畢竟課程設(shè)計(jì)不同于實(shí)驗(yàn)課，電路圖和程序都要自己設(shè)計(jì)。靜下心來，仔細(xì)分析^p題目，再加上指導(dǎo)老師的說明與提示和同組成員的幫助，心中才有了譜。將整個(gè)系統(tǒng)根據(jù)不同的功能化分成模塊，再分別進(jìn)展設(shè)計(jì)，逐個(gè)攻破，最后再將其整合即可。用VHDL進(jìn)展設(shè)計(jì)，首先應(yīng)該理解，VHDL語言是一種全方位硬件描繪語言，包括系統(tǒng)行為級(jí)，存放器傳輸級(jí)和邏輯門級(jí)多個(gè)設(shè)計(jì)層次。應(yīng)充分利用VHDL“自頂向下”的設(shè)計(jì)優(yōu)點(diǎn)以及層次化的設(shè)計(jì)概念，層次概念對(duì)于設(shè)計(jì)復(fù)雜的數(shù)字系統(tǒng)是非常有用的，它使得我們可以從簡(jiǎn)單的單元入手，逐漸構(gòu)成龐大而復(fù)雜的系統(tǒng)。通過使用EDA編程既方便有快捷的實(shí)現(xiàn)了程序本次設(shè)計(jì)的程序已經(jīng)在硬件系統(tǒng)上得到了驗(yàn)證,實(shí)驗(yàn)說明,此設(shè)計(jì)方法可以滿足多種不同把戲彩燈的變化要求,并且該方法便于擴(kuò)展不同變化形式的彩燈把戲。但是試驗(yàn)中也出現(xiàn)了一些不純熟的操作問題和一些復(fù)雜程序的不能完全理解都需要我在平時(shí)多學(xué)習(xí)，進(jìn)一步的完善自己。在實(shí)習(xí)中經(jīng)常會(huì)遇到一些自己可能暫時(shí)無法想明白的問題，請(qǐng)教同學(xué)或老師是很好的做法，節(jié)省時(shí)間也會(huì)從別人上上學(xué)到更多。在設(shè)計(jì)時(shí)和同學(xué)互相交流各自的想法也是很重要的，不同的.人對(duì)問題的看法總有差異，我們可以從交流中獲得不同的思路，其別人的設(shè)計(jì)一定有比你出色的地方，很好的借鑒，并在大家的商討中選擇最優(yōu)方案最終一定會(huì)得到最好的設(shè)計(jì)方法。電子技術(shù)課程設(shè)計(jì)是配合電子技術(shù)根底課程與實(shí)驗(yàn)教學(xué)的一個(gè)非常重要的教學(xué)環(huán)節(jié)。它不但能穩(wěn)固我們已所學(xué)的電子技術(shù)的理論知識(shí)，而且能進(jìn)步我們的電子電路的設(shè)計(jì)程度，還能加強(qiáng)我們綜合分析^p問題和解決問題的才能，進(jìn)一步培養(yǎng)我們的實(shí)驗(yàn)技能和動(dòng)手才能，啟發(fā)我們的創(chuàng)新意識(shí)幾創(chuàng)新思維。整個(gè)課程設(shè)計(jì)過程我都認(rèn)真地完成了，對(duì)此，我總結(jié)了以下幾點(diǎn)：第一，兩人一組，既加強(qiáng)了我們的動(dòng)手才能，又讓我們學(xué)會(huì)了團(tuán)結(jié)一致，共同合作才能研究出最好的方案。我們將理論聯(lián)絡(luò)實(shí)際，在交流中獲得進(jìn)步，從問題中進(jìn)步自己。第二，本次課程設(shè)計(jì)加深了我對(duì)EDA技術(shù)的進(jìn)一步深化理解。熟悉了VHDL程序編寫和原理圖輸入法的優(yōu)缺點(diǎn)，為我以后更好地運(yùn)用MAX+PlusII奠定了良好的根底。第三，通過這次課程設(shè)計(jì)，使我受益頗多。理解到課程實(shí)習(xí)設(shè)計(jì)是開端，連接是關(guān)鍵，測(cè)試是必須。既穩(wěn)固了課堂上學(xué)到的理論知識(shí)，又掌握了常用集成電路芯片的使用。在此根底上學(xué)習(xí)了數(shù)字系統(tǒng)設(shè)計(jì)的根本思想和方法，學(xué)會(huì)了科學(xué)地分析^p實(shí)際問題，通過查資料、分析^p資料及請(qǐng)教老師和同學(xué)等多種途徑，獨(dú)立解決問題。同時(shí)，也培養(yǎng)了我認(rèn)真嚴(yán)謹(jǐn)?shù)膽B(tài)度。篇8：最全數(shù)字電路筆試題目最全數(shù)字電路筆試題目1、同步電路和異步電路的區(qū)別是什么?(仕蘭微電子)2、什么是同步邏輯和異步邏輯?(漢王筆試)同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。異步邏輯是各時(shí)鐘之間沒有固定的因果關(guān)系。3、什么是“線與”邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么詳細(xì)要求?(漢王筆試)線與邏輯是兩個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能。在硬件上，要用oc門來實(shí)現(xiàn)，由于不用oc門可能使灌電流過大，而燒壞邏輯門。同時(shí)在輸出端口應(yīng)加一個(gè)上拉電阻。4、什么是Setup和Holdup時(shí)間?(漢王筆試)5、setup和holdup時(shí)間,區(qū)別.(南山之橋)6、解釋setuptime和holdtime的定義和在時(shí)鐘信號(hào)延遲時(shí)的變化。(未知)7、解釋setup和holdtimeviolation，畫圖說明，并說明解決方法。(威盛VIA2023.11.06上海筆試試題)Setup/holdtime是測(cè)試芯片對(duì)輸入信號(hào)和時(shí)鐘信號(hào)之間的時(shí)間要求。建立時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間。輸入信號(hào)應(yīng)提早時(shí)鐘上升沿(如上升沿有效)T時(shí)間到達(dá)芯片，這個(gè)T就是建立時(shí)間-Setuptime.如不滿足setuptime,這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。保持時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間。假如holdtime不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。建立時(shí)間(SetupTime)和保持時(shí)間(Holdtime)。建立時(shí)間是指在時(shí)鐘邊沿前，數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。保持時(shí)間是指時(shí)鐘跳變邊沿后數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。如果不滿足建立和保持時(shí)間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會(huì)出現(xiàn)metastability的情況。假如數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過建立和保持時(shí)間，那么超過量就分別被稱為建立時(shí)間裕量和保持時(shí)間裕量。8、說說對(duì)數(shù)字邏輯中的競(jìng)爭(zhēng)和冒險(xiǎn)的理解，并舉例說明競(jìng)爭(zhēng)和冒險(xiǎn)怎樣消除。(仕蘭微電子)9、什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象?怎樣判斷?如何消除?(漢王筆試)在組合邏輯中，由于門的輸入信號(hào)通路中經(jīng)過了不同的延時(shí)，導(dǎo)致到達(dá)該門的時(shí)間不一致叫競(jìng)爭(zhēng)。產(chǎn)生毛刺叫冒險(xiǎn)。假如布爾式中有相反的信號(hào)那么可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。解決方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容。10、你知道那些常用邏輯電平?TTL與S電平可以直接互連嗎?(漢王筆試)常用邏輯電平：12V，5V，3.3V;TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之間，而CMOS那么是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。11、如何解決亞穩(wěn)態(tài)。(飛利浦-大唐筆試)亞穩(wěn)態(tài)是指觸發(fā)器無法在某個(gè)規(guī)定時(shí)間段內(nèi)到達(dá)一個(gè)可確認(rèn)的狀態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時(shí)，既無法預(yù)測(cè)該單元的輸出電平，也無法預(yù)測(cè)何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平上。在這個(gè)穩(wěn)定期間，觸發(fā)器輸出一些中間級(jí)電平，或者可能處于振蕩狀態(tài)，并且這種無用的輸出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去。12、IC設(shè)計(jì)中同步復(fù)位與異步復(fù)位的區(qū)別。(南山之橋)13、MOORE與MEELEY狀態(tài)機(jī)的特征。(南山之橋)14、多時(shí)域設(shè)計(jì)中,如何處理信號(hào)跨時(shí)域。(南山之橋)15、給了reg的setup,hold時(shí)間，求中間組合邏輯的delay范圍。(飛利浦-大唐筆試)Delayq,還有clock的delay,寫出決定最大時(shí)鐘的因素，同時(shí)給出表達(dá)式。(威盛VIA2023.11.06上海筆試試題)18、說說靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)。(威盛VIA2023.11.06上海筆試試題)19、一個(gè)四級(jí)的Mux,其中第二級(jí)信號(hào)為關(guān)鍵信號(hào)如何改善timing。(威盛VIA2023.11.06上海筆試試題)20、給出一個(gè)門級(jí)的圖，又給了各個(gè)門的傳輸延時(shí)，問關(guān)鍵途徑是什么，還問給出輸入，使得輸出依賴于關(guān)鍵途徑。(未知)21、邏輯方面數(shù)字電路的卡諾圖化簡(jiǎn)，時(shí)序(同步異步差異)，觸發(fā)器有幾種(區(qū)別，優(yōu)點(diǎn))，全加器等等。(未知)22、卡諾圖寫出邏輯表達(dá)使，(威盛VIA2023.11.06上海筆試試題)23、化簡(jiǎn)F(A,B,C,D)=m(1,3,4,5,10,11,12,13,14,15)的.和。(威盛)24、pleaseshowtheCMOSinverterschmatic,layoutanditscrosssectionwithP-wellprocess.Plotitstransfercurve(Vout-Vin)AndalsoexplaintheoperationregionofPMOSandNMOSforeachsegmentofthetransfercurve?(威盛筆試題circuitdesign-beijing-03.11.09)25、TodesignaCMOSinvertorwithbalanceriseandfalltime,pleasedefinetherationofchannelwidthofPMOSandNMOSandexplain?26、為什么一個(gè)標(biāo)準(zhǔn)的倒相器中P管的寬長(zhǎng)比要比N管的寬長(zhǎng)比大?(仕蘭微電子)27、用mos管搭出一個(gè)二輸入與非