2021年哈爾濱學(xué)院軟件工程專業(yè)《計(jì)算機(jī)組成原理》科目期末試卷B(有答案)

2021年哈爾濱學(xué)院軟件工程專業(yè)《計(jì)算機(jī)組成原理》科目期末試卷B（有答案）一、選擇題13264m=4，采用低位交叉方式。存儲(chǔ)周期T=200ns64r=50ns。該交叉存儲(chǔ)器的帶寬是（）。A.32×107bit/s B.8×107bit/s C.73×107bit/s D.18×107bit/s2“addxaddr，3”xaddrx對(duì)應(yīng)的存儲(chǔ)單元地址。若執(zhí)行該指令的計(jì)算機(jī)采用頁(yè)式虛擬存儲(chǔ)管理方式，并配有相應(yīng)的TLB，且Cache使用直寫（WriteTrough）方式，則完成該指令功能需要訪問主存的次數(shù)至少是（）。A.0 B.1 C.2 D.343、在C語言程序中，以下程序段最終的f值為（）。Floatf=2.5+1e10；f=f-1e10；A.2.5 B.250 C.0 4、信息序列16位，若想構(gòu)成能糾正一位錯(cuò)、發(fā)現(xiàn)兩位錯(cuò)的海明碼，至少需要加（）位校驗(yàn)位。A.4 B.5 C.6 D.75、設(shè)x為整數(shù)，[x]=1.xx

xxx，若要x<-16，x~x

應(yīng)滿足的條件是（）。補(bǔ) 1x1~x51

2345 1 5x11，x2~x51x10，x2~x51x10，x2~x5任意6、下列有關(guān)總線定時(shí)的敘述中，錯(cuò)誤的是（）。異步通信方式中，全互鎖協(xié)議最慢異步通信方式中，非互鎖協(xié)議的可靠性最差同步通信方式中，同步時(shí)鐘信號(hào)可由各設(shè)備提供7、下列關(guān)于多總線結(jié)構(gòu)的敘述中，錯(cuò)誤的是（）。A.CPU的總線速度較快B.存儲(chǔ)器總線可支持突發(fā)傳送方式C.總線之間需通過橋接器相連D.PCI-Expressx16采用并行傳輸方式8、下列關(guān)于配備32位微處理器的計(jì)算機(jī)的說法中，正確的是（）。該機(jī)器的通用寄存器一般為32位Ⅱ.該機(jī)器的地址總線寬度為32位Ⅲ.該機(jī)器能支持64位操作系統(tǒng)IV.一般來說，64位微處理器的性能比32位微處理器的A.I、Ⅱ B.IⅢ C.I、Ⅳ 、、Ⅳ9、程序P在機(jī)器M上的執(zhí)行時(shí)間是20s，編譯優(yōu)化后，P執(zhí)行的指令數(shù)減少到原來的70%CPl1.2倍，則P在M上的執(zhí)行時(shí)間是（）。A.8.4s B.11.7s C.14s D.16.8s10、指令從流水線開始建立時(shí)執(zhí)行，設(shè)指令由取指、分析、執(zhí)行3At，若采用常規(guī)標(biāo)量單流水線處理器（1），連續(xù)12條指令，共需（）。Α.12Δt B.14Δt C.16Δt D.18Δt114個(gè)功能段組成，指令流經(jīng)各功能段的時(shí)間（之間的緩存時(shí)間）90ns，80ns、70ns60nsCPU時(shí)鐘周期至少是）（）。A.90ns B.80ns C.70ns D.60ns12、用二地址指令來完成算術(shù)運(yùn)算時(shí)，其結(jié)果一般存放在（）。A.其中一個(gè)地址碼提供的地址中B.棧頂C.累加器（ACC）中D.以上都不對(duì)1 2 3 1 2 3 13OPA1A2A3A4的功能為）OP（A）一A，且A給出下一條指令地址，假設(shè)A，A，A，A1 2 3 1 2 3 A.2 B.3 C.4 D.514、下列選項(xiàng)中，用于提高RAID可靠性的措施有（）。I.磁盤鏡像II.條帶化III.IV.增加Cache機(jī)制A.僅I，II 僅I，III C.僅I，III，IV 僅II.、III，IV157200r/min8ms1000個(gè)扇區(qū)，則訪問一個(gè)扇區(qū)的平均存取時(shí)間大約是（）。A.8.1ms B.12.2ms C.16.3ms D.20.5ms二、填空題16、計(jì)算機(jī)系統(tǒng)中，根據(jù)應(yīng)用條件和硬件資源不同，數(shù)據(jù)傳輸方式可采用： 傳送、 傳送和 、傳送。17、計(jì)算機(jī)軟件一般分為兩大類：一類另一類叫 操作系統(tǒng)屬類。18、直接內(nèi)存訪問方式中，DM控制器從CPU完全接管的控制，數(shù)交換不經(jīng)過CPU，而直接在內(nèi)存之間進(jìn)行。19、相聯(lián)存儲(chǔ)器是訪問的存儲(chǔ)器，在cache中用來存，在虛擬儲(chǔ)器中用來存.20、2000年，超級(jí)計(jì)算機(jī)最高浮點(diǎn)運(yùn)算速度達(dá)到每次，我國(guó)號(hào)計(jì)算的運(yùn)算速度達(dá)到3840億次，使我國(guó)成之后第三個(gè)擁有高速計(jì)算機(jī)的國(guó)家。21、CPU能直接訪和 但不能直接訪問磁盤和光盤。22、按IEEE754標(biāo)準(zhǔn)，一個(gè)浮點(diǎn)數(shù)、 、 三個(gè)域組成。23、不同機(jī)器有不同，RISC指令系統(tǒng)指令系統(tǒng)的改進(jìn)。24、中斷處理需要有中。中斷 產(chǎn)生，中等硬件支持。25、按照總線仲裁電路的位置不同，可分仲裁和 仲裁。三、名詞解釋題26、兼容：27、CCD：、指令格式：、型微指令：四、簡(jiǎn)答題30、I/0設(shè)備有哪些編址方式，各有何特點(diǎn)？31、在DMA方式預(yù)處理（初始化）階段，CPU通過程序送出哪些信息？32、寫出浮點(diǎn)數(shù)補(bǔ)碼規(guī)格化形式。當(dāng)尾數(shù)出現(xiàn)什么形式時(shí)需要規(guī)格化？如何規(guī)格化？33、零地址指令的操作數(shù)來自哪里？？各舉一例說明。五、計(jì)算題34、設(shè)有一個(gè)1MB容量的存儲(chǔ)器，字長(zhǎng)為32位，問：若按字節(jié)編址，地址寄存器、數(shù)據(jù)寄存器各為幾位？編址范圍為多大？若按半字編址，地址寄存器、數(shù)據(jù)寄存器各為幾位？編址范圍為多大？若按字編址，地址寄存器、數(shù)據(jù)寄存器各為兒位？編址范圍為多大？35、假設(shè)機(jī)器字長(zhǎng)為16位，其中階碼6位（包含兩位階符），尾數(shù)10位（包含兩位數(shù)符）。已知十進(jìn)制數(shù)x=125，y=-18.125，試計(jì)算[x-y]。（其結(jié)果用二進(jìn)補(bǔ)制真值表示，舍入時(shí)采用0舍l入法）。36、某32位計(jì)算機(jī)，CPU主頻為800MHz，Cache命中時(shí)的CPI為4，Cache塊大小為32B；主存采用8體交叉存儲(chǔ)方式，每個(gè)體的存儲(chǔ)字長(zhǎng)為32位、存儲(chǔ)周期為40ns；存儲(chǔ)器總線寬度為32位，總線時(shí)鐘頻率為200MHz，支持突發(fā)傳送總線事務(wù)。每次讀突發(fā)傳送總線事務(wù)的過程包括送首地址和命令、存儲(chǔ)器準(zhǔn)備數(shù)據(jù)和傳送數(shù)據(jù)。每次突發(fā)傳送32B，傳送地址或32位數(shù)據(jù)均需一個(gè)總線時(shí)鐘周期。請(qǐng)回答下列問題，要求給出理由或計(jì)算過程。CPU和總線的時(shí)鐘周期各為多少？總線的帶寬（即最大數(shù)據(jù)傳輸率）為多少？Cache缺失時(shí)，需要用幾個(gè)讀突發(fā)傳送總線事務(wù)來完成一個(gè)主存塊的讀??？存儲(chǔ)器總線完成一次讀突發(fā)傳送總線事務(wù)所需的時(shí)間是多少？若程序BP執(zhí)行過程中，共執(zhí)行了1001.2次訪存，Cache缺失率為5%BP的CPU執(zhí)行時(shí)間是多少？六、綜合題37、用16K×16位的SRAM芯片構(gòu)成64K×32位的存儲(chǔ)器。要求畫出該存儲(chǔ)器的組成邏輯框圖。38、現(xiàn)有4級(jí)流水線，分別完成取指、指令譯碼并取數(shù)、運(yùn)算、回寫4步操作，假設(shè)完成各部操作的時(shí)間依次為100ns，100ns，80ns，50ns。試問：流水線的操作周期應(yīng)設(shè)計(jì)為多少？試給出相鄰兩條指令發(fā)生數(shù)據(jù)相關(guān)的例子（假設(shè)在硬件上不采取措施），析第2條指令要推遲多少時(shí)間進(jìn)行才不會(huì)出錯(cuò)？3）如果在硬件設(shè)計(jì)上加以改進(jìn)，至少需要推遲多少時(shí)間？39、某16位機(jī)器所使用的指令格式和尋址方式如圖所示，該機(jī)器有兩個(gè)20位基址寄存器，4個(gè)16位變址寄存器，16個(gè)16位通用寄存器。指令匯編格式中的S（源）、D（目標(biāo)）都是通用寄存器，M是主存的一個(gè)單元，3種指令的操作碼分別是MOV（OP）=（A）H、STA（OP）=（1B）H、LDA（OP）=（3C）H。其中，MOV是傳送指令，STA為寫數(shù)指令，LDA為讀數(shù)指令。試分析3種指令的指令格式和尋址方式特點(diǎn)。處理器完成哪一種操作所花時(shí)間最短？完成哪一種操作所花時(shí)間最長(zhǎng)？第2指令的執(zhí)行時(shí)間有時(shí)會(huì)等于第3種指令的執(zhí)行時(shí)間嗎？下列情況中，每個(gè)十六進(jìn)制指令字分別代表什么操作？簡(jiǎn)述此指令的作用。①（FOFl）H/（3CD2）H：②（2856）H參考答案一、選擇題、C、B、C、C、D、C、D、C、D、B、A、A、C、B、B二、填空題16、并行串行復(fù)用17、系統(tǒng)軟件應(yīng)用軟件系統(tǒng)軟件18、總線I/O設(shè)備（或輸入輸出設(shè)備）19、內(nèi)容行地址表段表、頁(yè)表和快表20、1萬億神威美國(guó)、日本21、cache主存22、符號(hào)位階碼尾數(shù)23、指令系統(tǒng)CISC24、優(yōu)先級(jí)仲裁向量控制邏輯25、集中式分布式三、名詞解釋題26、兼容：計(jì)算機(jī)部件的通用性。27、CCD：電荷耦合器件，用于圖像輸入。、指令格式：29、型微指令：一種微指令類型，設(shè)置微操作碼字段，采用微操作碼編碼法，由微操作碼規(guī)定微指令的功能。四、簡(jiǎn)答題30、答：統(tǒng)一編址和獨(dú)立編址。統(tǒng)一編址是在主存地址中劃出一定的范圍作為I/0地址，這樣通過訪存指令即可實(shí)現(xiàn)對(duì)1/0的訪問。但主存的容量相應(yīng)減少了。獨(dú)立編址，I/0地址和主存是分開的，I/0地址不占主存空間，但訪存需專門的I/0指令。31DMAI/0接口（分離模式或集成模式均可）、DMA寫。32、解析：設(shè)浮點(diǎn)數(shù)尾數(shù)采用雙符號(hào)位，當(dāng)尾數(shù)呈現(xiàn)00.1×××…×或者11.0×××…×?xí)r，即為補(bǔ)碼規(guī)格化形式。當(dāng)尾數(shù)出現(xiàn)01.×××…×或10.××x…×?xí)r，需要右規(guī)一次，即尾數(shù)右移一位，階碼加1。當(dāng)尾數(shù)出現(xiàn)00.0×××…×或××x…xN次（N不定），尾數(shù)每左移一位，階碼減1，直到尾數(shù)呈現(xiàn)規(guī)格化形式為止。33、答：零地址指令的操作數(shù)來自ACC，為隱含約定。在一地址指令中，另一個(gè)操作數(shù)的地址通?？刹捎肁CC隱含尋址方式獲得。五、計(jì)算題34、解析：字長(zhǎng)為32位，若按半字編址，則每個(gè)存儲(chǔ)單元存放16位；若按字編址，則每個(gè)存儲(chǔ)單元存放32位。若按字節(jié)編址，1MB=220×8bit208位，編址范圍為00000H~FFFFFH。19位，數(shù)據(jù)寄存器為1600000H~7FFFFH。18位，數(shù)據(jù)寄存器為3200000H~3FFFFH。歸納總結(jié)：主存容量確定后，編址單位越大，對(duì)應(yīng)的存儲(chǔ)單元數(shù)量就越少。因此，隨著編址單位的變大，地址寄存器的位數(shù)減少，數(shù)據(jù)寄存器的位數(shù)增加。其實(shí)這個(gè)可以這么來理解，醫(yī)院需要放置1000個(gè)床位，每個(gè)房間放的床位多了，需要的房間自然就少了。35、64.解析：首先將x和y轉(zhuǎn)換成浮點(diǎn)數(shù)x=125=0.11111010×2011y=-18.125=-0.10010001×20101x補(bǔ) 由于jx=00，0111，因此[jx]=00，0111，同理[-jy]=11，1011故[j]=00，0111；x補(bǔ) 補(bǔ)y[-j]=00，0101；11.01101111y補(bǔ)下面可以按照5個(gè)步驟來做：對(duì)階。求階差：[?]=[jx]-[jx]=[jx]+[-jy]

。=000111+111011=000010??補(bǔ) 補(bǔ) 補(bǔ) 補(bǔ) 補(bǔ)所以y的階碼要低2，故應(yīng)該y向x對(duì)齊，y尾數(shù)需要右移兩位，階碼加2，如下：[y]=000111，11.110110112）補(bǔ)尾數(shù)求差。00.11111010+00.00100101（y尾數(shù)的負(fù)數(shù)補(bǔ)碼）01.00011111補(bǔ)即[x-y]=00，0111；01.00011111。補(bǔ)01.×××…x，說明需要右規(guī)一次即可，階碼加1，最后可得[x-y]

=00，1000；00.100011111（加了下畫線的1為右規(guī)丟棄的1）補(bǔ)舍入處理。ft于右規(guī)低位丟1，因此尾數(shù)末位加1，即尾數(shù)變?yōu)?0.10010000。溢出判斷。最后階符為0000.10010000轉(zhuǎn)換為二進(jìn)制真值，即500x-y=0.10010000×2001000=0.10010000×28=10010000

=001000，補(bǔ)36、解析：的時(shí)鐘周期為1/800MHz=1.25ns?？偩€的時(shí)鐘周期為1/200MHz=5ns?？偩€帶寬為4B×200MHz=800MB/s或4B/5ns=800MB/s。因?yàn)槊看巫x突發(fā)傳送32B，而Cache32B1個(gè)讀突發(fā)傳送總線事務(wù)來完成一個(gè)主存塊的讀取。一次讀突發(fā)傳送總線事務(wù)包括一次地址傳送和32B1個(gè)總線時(shí)鐘周期傳輸?shù)刂?，?ns出需要40ns+（8-1）×5ns=75ns40ns時(shí)，數(shù)據(jù)的讀取與傳輸是可以重疊的，所以只需要加上最后一個(gè)體讀出的數(shù)據(jù)的傳輸時(shí)間即可，即5ns突發(fā)傳送總線事物時(shí)間為5ns+75ns+5ns=85ns。BP的CPUCache命中時(shí)的指令執(zhí)行時(shí)間和Cache缺失時(shí)帶來的額外開銷。命中時(shí)的指令執(zhí)行時(shí)間：100×4×l.25ns=500ns。指令執(zhí)行過程缺失時(shí)的額外開銷：1.2×100×5%×85ns=510ns?？傻?，BP的CPU執(zhí)行時(shí)間：500ns+510ns=1010ns。六、綜合題37、解析：所需芯片總數(shù)（64K×32）/（16K×16）=8片，因此存儲(chǔ)器可分為4個(gè)模塊（圖中用橢圓標(biāo)示出來了），16K×32A15A142-4譯碼38、解析：流水線操作的時(shí)鐘周期T應(yīng)按4T=100ns.ADDR1，R2，R3（R2）+（R3）→R1（將寄存器R2和R3的內(nèi)容相加存儲(chǔ)到寄存器RI）SUBR4，R1，R5（R1）-（R5）→R4（將寄存器R1的內(nèi)容減去寄存器R5的內(nèi)容，并將相減的結(jié)果存儲(chǔ)到寄存器R4）分析如下：首先這兩條指令發(fā)生寫后讀（RAW）相關(guān)。兩條指令在流水線中的執(zhí)行情況見表。ADD指令在時(shí)鐘4時(shí)將結(jié)果寫入寄存器堆（R1），但SUB指令在時(shí)鐘3時(shí)讀寄存器堆（R1）ADDR1，SUBR1SUB指令先R1.ADDR12條SUB至少應(yīng)該推遲兩個(gè)時(shí)鐘周期SUB指令中的指令譯碼ADD指令的寫回周期之后才能保證不會(huì)出錯(cuò)，見表。如果硬件上加以改進(jìn)，則只延遲一個(gè)時(shí)鐘周期即可（100ns）ADD指候?qū)⒔Y(jié)果快速地送入寄存器RI