課程設計-序列檢測器

電子課程設計——序列檢測器學院：專業(yè)班級：姓名：學號：指導老師：2012年12月目錄TOC\o"1-5"\h\z\o"CurrentDocument"一、設計任務與要求1\o"CurrentDocument"二、總體框圖1\o"CurrentDocument"三、選擇器件1\o"CurrentDocument"四、功能模塊11、脈沖發(fā)生器12、序列檢測器23、分頻器3\o"CurrentDocument"五、總體設計電路圖51、總體電路原理圖52、QUARATUSII的仿真結果圖與分析53、管腳分配64、EDA實驗箱驗證6序列檢測器一、任務與要求設計一個序列檢測器，在上升沿的作用下，輸入一組二進制碼，與預先設置的嗎“11100101”一致時，輸出A，不同時則輸出B，(在檢測過程中，任何一位不相等都將回到初始狀態(tài)重新開始檢測。)二、總體框圖數碼顯示脈沖發(fā)生器檢測器數碼顯示脈沖發(fā)生器>=^>脈沖發(fā)生器：為檢測器提供脈沖。檢測器：具有存儲功能。數碼顯示器：顯示輸出A或B方案：設計手動的脈沖發(fā)生器為檢測器提供脈沖，使其正常工作，然后設計檢測器存儲的數字為“11100101”再用譯碼器使其顯示在數碼管上，這就要求檢測器必須記住前一次的正確嗎及正確序列，直到在連續(xù)的檢測中所收到的每一位嗎與預置數的對應碼相同，否則重新開始檢測。三、選擇器件芯片：EDA實驗箱中EP1C12核心板；七段數碼管等。外圍電路：將IO_CLK用導線連接到IO3上，將IO9，IO10用導線連接到兩個LED燈上，接上電源下載完成即可驗證。四、功能模塊脈沖發(fā)生器VHDL程序：LIBRARYieee;useieee.std_logic_1164.all;entitypulseisport(pul,M:instd_logic;nq,q:outstd_logic--VGA:outstd_logic_vector(3downto0));endpulse;architectureaofpulseissignaltemp:std_logic;begin--VGA<=〃0001〃；’q<=temp;nq<=nottemp;process(m)beginifrising_edge(m)thenifpul='0'thentemp<=T，;elsetemp<=，0，;endif;endif;endprocess;enda;生成模塊：圖1仿真結果及分析圖2分析：作用是為序列檢測器提供合適的脈沖,手按按鈕PB(3)，Q輸出一個脈沖給下個模塊的CLK。當pul為1時q輸出0；當pul為0時q輸出為1.2、序列檢測器VHDL語言libraryieee;useieee.std_logic_1164.all;entityCHKisport(din,clk,clr:instd_logic;ab:outstd_logic_vector(3downto0));endCHK;architecturebehavofCHKissignalq:integerrange0to8;signald:std_logic_vector(7downto0);begind<="11100101";process(clk,clr)beginifclr=，1，thenq<=0;elsifclk，eventandclk=，1，thencaseqis

when0=>ifdin=d(7)thenq<=1;elseq<=0;when1=>ifdin=d(6)thenq<=2;elseq<=0;when2=>ifdin=d(5)thenq<=3;elseq<=0;when3=>ifdin=d(4)thenq<=4;elseq<=0;when4=>ifdin=d(3)thenq<=5;elseq<=0;when5=>ifdin=d(2)thenq<=6;elseq<=0;when6=>ifdin=d(1)thenq<=7;elseq<=0;when7=>ifdin=d(0)thenq<=8;elseq<=0;endifendifendifendifendifendifendifendifendifendifendifendifendifendif;endprocess;process(q)beginifq=8thenab<="1010elseab<="1011endprocess;endbehav;生成模塊仿真結果及分析endprocess;endbehav;生成模塊仿真結果及分析分析：此模塊是一個對序列“11100101”的檢測，當輸入端DIN在八個脈沖的作用下分別輸入11100101時Q端輸出B,否則輸出A。3分頻器VHDL語言LIBRARYieee;useieee.std_logic_1164.all;entitydeledisport(ab:instd_logic_vector(3downto0);

--sel:instd_logic;led:outstd_logic_vector(6downto0))；enddeled;architectureaofdeledis--signaltemp:std_logic;beginled<="1111110"whenab="0000"else"0110000"whenab="0001"else"1101101"whenab="0010"else"1111001"whenab="0011"else"0110011"whenab="0100"else"1011011"whenab="0101"else"1011111"whenab="0110"else"1110000"whenab="0111"else"1111111"whenab="1000"else"1111011"whenab="1001"else"1110111"whenab="1010"else"0011111"whenab="1011"else"1001110"whenab="1100"else"0111101"whenab="1101"else"1001111"whenab="1110"else"1000111"whenab="1111";ENDa;生成模塊圖5仿真結果及分析

圖7此模塊的作用是將輸出顯示到數碼管上。當ab輸入為1010時led輸ENDa;生成模塊圖5仿真結果及分析圖7此模塊的作用是將輸出顯示到數碼管上。當ab輸入為1010時led輸出為五、分析：1110111（如圖6）；當ab輸入為1011時led輸出為0011111（如圖7）。總體設計電路圖1、該程序是在連續(xù)脈沖的作用下檢測序列“11100101”當輸入完全符合時數碼管顯示B,當其中有一個出錯時或序列不對時數碼管顯示A。圖82、QUARATUSII的仿真結果圖與分析2、清零端是高電平有效，首先設清零端為高電平使之清零，然后在八個有效脈沖的作用下DIN輸入“11100101”且順序一致，此時數碼管顯示為“1110111”其它情況為“111100”。仿真結果如下圖：

clrB1pulB0dinB0mB1國clrB1pulB0dinB0mB1國ledB001111led[0]B1led[l]B1led[2]B1led[3]B1led[4]E1led[5]B0led[6]B0nqB0qB1vga[l]B1vga[2]B0vga[3]E0kiIB025.875ns_J皿順肌顧毗肌顧毗肌顧毗肌顧顧。傾傾傾傾傾啞傾傾皿皿傾傾傾傾傾傾傾服皿皿傾傾傾ROWW圖925.875ns_J皿順肌顧毗肌顧毗肌顧毗肌顧顧。傾傾傾傾傾啞傾傾皿皿傾傾傾傾傾傾傾服皿皿傾傾傾ROWW3、管腳分配如下圖圖104、EDA實驗箱驗證（如圖）將IO_CLK用導線連接到IO3上，將IO9