常用組合邏輯電路的應(yīng)用一課件

第四章常用組合邏輯功能器件4.1編碼器4.2譯碼器/數(shù)據(jù)分配器4.3數(shù)據(jù)選擇器4.4數(shù)值比較器4.5算術(shù)邏輯電路4.6CAD例題第四章常用組合邏輯功能器件4.1編碼器14.1編碼器編碼器的基本概念及工作原理編碼——將特定含義的輸入信號（文字、數(shù)字、符號）轉(zhuǎn)換成二進制代碼的過程.能夠?qū)崿F(xiàn)編碼功能的數(shù)字電路稱為編碼器。一般而言，N個不同的信號，至少需要n位二進制數(shù)編碼。N和n之間滿足下列關(guān)系:2n≥N

4.1編碼器編碼器的基本概念及工作原理2常見的編碼器有8線-3線（有8個輸入端，3個輸出端），16線—4線（16個輸入端，4個輸出端）等等。例1：設(shè)計一個8線-3線的編碼器解：（1）確定輸入輸出變量個數(shù):由題意知輸入為I0～I78個，輸出為A1、A2、A3。（2）編碼表見下表：（輸入為高電平有效）一、二進制編碼器：一、二進制編碼器：3常用組合邏輯電路的應(yīng)用一課件4(3)由真值表寫出各輸出的邏輯表達式為：

用門電路實現(xiàn)邏輯電路：(3)由真值表寫出各輸出的邏輯表達式為：

5常用組合邏輯電路的應(yīng)用一課件6二，非二進制編碼器（以二－十進制編碼器為例）二-十進制編碼器是指用四位二進制代碼表示一位十進制數(shù)的編碼電路（輸入10個互斥的數(shù)碼，輸出4位二進制代碼）1、BCD碼：常用的幾種BCD碼8421碼、5421碼、2421碼、余三碼.2、10線－4線編碼器二，非二進制編碼器（以二－十進制編碼器為例）二-十進制編碼器7例2：設(shè)計一個8421BCD碼編碼器解：輸入信號I0～I9代表0～9共10個十進制信號，輸出信號為Y0～Y3相應(yīng)二進制代碼.列編碼表例2：設(shè)計一個8421BCD碼編碼器8該編碼器為8421BCD碼的編碼器，當I8和I9為1時，Y3為1，前頁所示真值表并非完全的真值表。如果要化簡，可以列出所有最小項的值，后面的全為無關(guān)項。該編碼器為8421BCD碼的編碼器，當I8和I9為1時，9常用組合邏輯電路的應(yīng)用一課件10常用組合邏輯電路的應(yīng)用一課件11三、優(yōu)先編碼器：是指當多個輸入同時有信號時，電路只對其中優(yōu)先級別最高的信號進行編碼。例3電話室有三種電話，按由高到低優(yōu)先級排序依次是火警電話，急救電話，工作電話，要求電話編碼依次為00、01、10。試設(shè)計電話編碼控制電路。

解：

（１）根據(jù)題意知，同一時間電話室只能處理一部電話，假如用A、B、C分別代表火警、急救、工作三種電話，設(shè)電話鈴響用1表示，鈴沒響用0表示。當優(yōu)先級別高的信號有效時，低級別的則不起作用，這時用×表示；用Y1,Y2表示輸出編碼。三、優(yōu)先編碼器：是指當多個輸入同時有信號時，電路只對其中優(yōu)先12（２）列真值表:真值表如表３所示。

表3例3的真值表輸入輸出ABCY1Y21××01×001000110（２）列真值表:真值表如表３所示。表3例3的真值表13

（３）寫邏輯表達式（４）畫優(yōu)先編碼器邏輯圖如圖3所示。圖3例3的優(yōu)先編碼邏輯圖（３）寫邏輯表達式（４）畫優(yōu)先編碼器邏輯圖如圖3所示。14在優(yōu)先編碼器中優(yōu)先級別高的信號排斥級別低的，即具有單方面排斥的特性。74LS148的符號圖和管腳圖在優(yōu)先編碼器中優(yōu)先級別高的信號排斥級別低的，即具有單方面排斥15輸入使能端輸入輸出擴展使能輸出1××××××××111110111111111111000×××××××00001010××××××001010110×××××0100101110××××01101011110×××100010111110××1010101111110×110010111111101110174LS148功能表輸入使能端輸入輸16優(yōu)先編碼器74LS148的應(yīng)用

74LS148編碼器的應(yīng)用是非常廣泛的。例如，常用計算機鍵盤，其內(nèi)部就是一個字符編碼器。它將鍵盤上的大、小寫英文字母和數(shù)字及符號還包括一些功能鍵（回車、空格）等編成一系列的七位二進制數(shù)碼，送到計算機的中央處理單元CPU，然后再進行處理、存儲、輸出到顯示器或打印機上。還可以用74LS148編碼器監(jiān)控爐罐的溫度，若其中任何一個爐溫超過標準溫度或低于標準溫度，則檢測傳感器輸出一個0電平到74LS148編碼器的輸入端，編碼器編碼后輸出三位二進制代碼到微處理器進行控制。優(yōu)先編碼器74LS148的應(yīng)用174.2譯碼器/數(shù)據(jù)分配器4.2.1譯碼器的基本概念及工作原理譯碼：編碼的逆過程，即將輸入代碼“翻譯”成特定的輸出信號。譯碼器：實現(xiàn)譯碼功能的數(shù)字電路。分類:唯一地址譯碼器和代碼變換器。唯一地址譯碼器：代碼與有效信號一一對應(yīng)代碼變換器：代碼間的相互轉(zhuǎn)換其他分類:變量譯碼器和顯示譯碼器。4.2譯碼器/數(shù)據(jù)分配器4.2.1譯碼器的基本概念及184.2.2集成電路譯碼器1、二進制譯碼器：輸入端為n個，則輸出端為2n個，且對應(yīng)于輸入代碼的每一種狀態(tài)，2n個輸出中只有一個為1（或為0），其余全為0（或為1）2線—4線譯碼器3線—8線譯碼器4線—16線譯碼器4.2.2集成電路譯碼器1、二進制譯碼器：輸入端為n個，則19例：用與非門設(shè)計3線—8線譯碼器解：（1）列出譯碼表：例：用與非門設(shè)計3線—8線譯碼器解：（1）列出譯碼表：20（2）寫出各輸出函數(shù)表達式：（2）寫出各輸出函數(shù)表達式：21（3）畫出邏輯電路圖：（3）畫出邏輯電路圖：22集成二進制譯碼器74LS138（3線-8線譯碼器）集成二進制譯碼器74LS138（3線-8線譯碼器）23功能表如下：其中功能表如下：其中24

使能端的作用譯碼功能功能表_電平使能端譯碼功能功能表_電平25

74LS138最小項譯碼器的電路結(jié)構(gòu)

D7D6

D5

D4

D3

D2D1D0

B2

B1B0輸入緩沖門3線/8線譯碼器8個譯碼門G13個使能端74LS138最小項譯碼器的電路結(jié)構(gòu)D726譯碼器的擴展G1G2AG2B74LS138(2)0A1A2A1G2AG2BG74LS138(1)A1A2A0+5v2AA01A3A_0162YYYY4Y5YY3Y791410YYYY12Y13Y11Y152Y7YYYYY543016YY5Y7YYYYY543016YYY8用兩片74LS138擴展為4線—16線譯碼器

譯碼器的擴展G1G2AG2B74LS138(2)0A1A2A27當A3=0時，低位片74LS138(1)工作，對輸入A2、A1、A0進行譯碼，還原出Y0～Y7，則高位禁止工作；當A3=1時，高位片74LS138(2)工作，還原出Y８～Y１5，而低位片禁止工作。當A3=0時，低位片74LS138(1)工作，對輸入A2、A282、二-十進制譯碼器——集成8421BCD碼譯碼器74LS422、二-十進制譯碼器29常用組合邏輯電路的應(yīng)用一課件30譯碼器的應(yīng)用（1）實現(xiàn)邏輯函數(shù)由于譯碼器的每個輸出端分別與一個最小項相對應(yīng)，因此輔以適當?shù)拈T電路，便可實現(xiàn)任何組合邏輯函數(shù)。例1試用譯碼器和門電路實現(xiàn)邏輯函數(shù)

譯碼器的應(yīng)用（1）實現(xiàn)邏輯函數(shù)由于譯碼器的每個輸出端分別與一31解：

（1）將邏輯函數(shù)轉(zhuǎn)換成最小項表達式，再轉(zhuǎn)換成與非—與非形式。=m3+m5+m6+m7=

（2）該函數(shù)有三個變量，所以選用3線—8線譯碼器74LS138。用一片74LS138加一個與非門就可實現(xiàn)邏輯函數(shù)Y，邏輯圖如圖1所示。解：（1）將邏輯函數(shù)轉(zhuǎn)換成最小項表達式，再轉(zhuǎn)換成與非—與非321G0A74LS138G2A2B12AGAY1YYY2YYY73Y4560ABC100Y圖1例1邏輯圖1G0A74LS138G2A2B12AGAY1YYY2YYY33例題教材137頁例4.2.1用一個3線-8線譯碼器實現(xiàn)函數(shù)F=XYZ+XYZ+XYZ+XYZF=XYZ+XYZ+XYZ例題教材137頁343、顯示譯碼器:

按顯示方式分:有字型重疊式、點陣式、分段式等。

按發(fā)光物質(zhì)分:有半導(dǎo)體顯示器（又稱發(fā)光二極管(LED)顯示器）、熒光顯示器、液晶顯示器、氣體放電管顯示器等

它通常由譯碼器、驅(qū)動器和顯示器等部分組成

3、顯示譯碼器:它通常由譯碼器、驅(qū)動器和顯示器等部分組成351．七段數(shù)字顯示器原理按內(nèi)部連接方式不同，七段數(shù)字顯示器分為共陰極和共陽極兩種圖2半導(dǎo)體顯示器（a）管腳排列圖;(b)共陰極接線圖;(c)共陽級接線圖1．七段數(shù)字顯示器原理按內(nèi)部連接方式不同，七段數(shù)字顯示器分為36圖3七段數(shù)字顯示器發(fā)光段組合圖圖3七段數(shù)字顯示器發(fā)光段組合圖372．七段顯示譯碼器74LS48圖474LS48的管腳排列圖2．七段顯示譯碼器74LS48圖474LS48的管腳3874LS48顯示譯碼器的功能表74LS48顯示譯碼器的功能表394.2.3數(shù)據(jù)分配器數(shù)據(jù)分配將一個數(shù)據(jù)源來的數(shù)據(jù)根據(jù)需要送到多個不同的通道上數(shù)據(jù)分配器實現(xiàn)數(shù)據(jù)分配功能的邏輯電路可以用唯一地址譯碼器實現(xiàn)3-8譯碼器實現(xiàn)數(shù)據(jù)分配參考教材4.2.3數(shù)據(jù)分配器數(shù)據(jù)分配404.3數(shù)據(jù)選擇器一、數(shù)據(jù)選擇器的基本概念及工作原理

數(shù)據(jù)選擇器——根據(jù)地址選擇碼從多路輸入數(shù)據(jù)中選擇一路，送到輸出。4.3數(shù)據(jù)選擇器一、數(shù)據(jù)選擇器的基本概念及工作原理41例：四選一數(shù)據(jù)選擇器根據(jù)功能表，可寫出輸出邏輯表達式：例：四選一數(shù)據(jù)選擇器根據(jù)功能表，可寫出輸出邏輯表達式：42由邏輯表達式畫出邏輯圖：由邏輯表達式畫出邏輯圖：43二、集成數(shù)據(jù)選擇器集成數(shù)據(jù)選擇器74151（8選1數(shù)據(jù)選擇器）二、集成數(shù)據(jù)選擇器集成數(shù)據(jù)選擇器74151（8選1數(shù)據(jù)選擇器44常用組合邏輯電路的應(yīng)用一課件45三、數(shù)據(jù)選擇器的應(yīng)用1．數(shù)據(jù)選擇器的通道擴展用兩片74151組成“16選1”數(shù)據(jù)選擇器三、數(shù)據(jù)選擇器的應(yīng)用1．數(shù)據(jù)選擇器的通道擴展462．實現(xiàn)組合邏輯函數(shù)（1）當邏輯函數(shù)的變量個數(shù)和數(shù)據(jù)選擇器的地址輸入變量個數(shù)相同時，可直接用數(shù)據(jù)選擇器來實現(xiàn)邏輯函數(shù)。例4.3.1試用8選1數(shù)據(jù)選擇器74151實現(xiàn)邏輯函數(shù)：L=AB+BC+AC解：將邏輯函數(shù)轉(zhuǎn)換成最小項表達式：

=m3+m5+m6+m7畫出連線圖。2．實現(xiàn)組合邏輯函數(shù)（1）當邏輯函數(shù)的變量個數(shù)和數(shù)據(jù)選擇器的47（2）當邏輯函數(shù)的變量個數(shù)大于數(shù)據(jù)選擇器的地址輸入變量個數(shù)時。

例4.3.2試用4選1數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)：解：將A、B接到地址輸入端，C加到適當?shù)臄?shù)據(jù)輸入端。作出邏輯函數(shù)L的真值表，根據(jù)真值表畫出連線圖。（2）當邏輯函數(shù)的變量個數(shù)大于數(shù)據(jù)選擇器的地址輸入變量個數(shù)時484.4數(shù)值比較器一、1位數(shù)值比較器1、真值表2、輸出邏輯表達式二、多位數(shù)值比較器常用多位數(shù)值比較器有74LS85，它能進行兩個4位二進制數(shù)的比較。電路結(jié)構(gòu)不同，擴展端的用法就可能不同，使用時應(yīng)加以注意。YA<B=ABYA>B=AB3、邏輯圖YA=B=AB+AB不進行片接時，其擴展端接100100100100=YA<B

+YA>B=AB+ABY(A=B)≥1ABY(A<B)Y(A=B)Y(A>B)00011011&11&Y(A>B)Y(A<B)74LS85Y(A<B)Y(A=B)Y(A>B)I(A<B)I(A=B)I(A>B)B3B2B1B0A3A2A1A0I(A<B)I(A=B)I(A>B)=010AB4.4數(shù)值比較器一、1位數(shù)值比較器1、真值表2、輸出邏輯表494.5算術(shù)運算電路4.5.1加法器的基本概念及工作原理加法器——實現(xiàn)兩個二進制數(shù)的加法運算

1．半加器——只能進行本位加數(shù)、被加數(shù)的加法運算而不考慮低位進位。

4.5算術(shù)運算電路4.5.1加法器的基本概念及工作原理加50列出半加器的真值表：由真值表直接寫出表達式:列出半加器的真值表：由真值表直接寫出表達式:51畫出邏輯電路圖。畫出邏輯電路圖。52如果想用與非門組成半加器，則將上式用代數(shù)法變換成與非形式：由此畫出用與非門組成的半加器和邏輯符號如果想用與非門組成半加器，則將上式用代數(shù)法變換成與非形式：由532．全加器——能同時進行本位數(shù)和相鄰低位的進位信號的加法運算和分別是被加數(shù)和加數(shù)，為相鄰低位的進位，為本位的和，為本位的進位。2．全加器——能同時進行本位數(shù)和相鄰低位的進位信號的加法運算54常用組合邏輯電路的應(yīng)用一課件55由真值表直接寫出邏輯表達式，再經(jīng)代數(shù)法化簡和轉(zhuǎn)換得：由真值表直接寫出邏輯表達式，再經(jīng)代數(shù)法化簡和轉(zhuǎn)換得：56根據(jù)邏輯表達式畫出全加器的邏輯電路圖：

根據(jù)邏輯表達式畫出全加器的邏輯電路圖： 574.5.2多位數(shù)加法器1、4位串行進位加法器4.5.2多位數(shù)加法器1、4位串行進位加法器58由圖可以看出多位加法器是將低位全加器的進位輸出CO接到高位的進位輸入CI.因此，任一位的加法運算必須在低一位的運算完成之后才能進行，這種方式稱為串行進位。這種加法器的邏輯電路比較簡單，但它的運算速度不高。為此，可采用超前進位的加法器，使每位的進位只由加數(shù)和被加數(shù)決定，而與低位的進位無關(guān)。由圖可以看出多位加法器是將低位全加器的進位輸出CO接到高位的592、超前進位集成4位加法器74LS283由于串行進位加法器的速度受到進位信號的限制，設(shè)計了一種多位數(shù)超前進位加法邏輯電路，該邏輯電路每位的進位只由加數(shù)和被加數(shù)決定，即與低位的進位無關(guān)。2、超前進位集成4位加法器74LS283由于串行進位加法器的60分析由上述公式，設(shè)Gi=AiBi，Pi=Ai=Bi=1時，Gi（產(chǎn)生變量）=1產(chǎn)生進位。Pi（傳輸變量）=1時，AiBi=0，Ci=Ci-1，低位進位會傳送到高位進位端。參看教材，最后推導(dǎo)出所有進位的值與Ci無關(guān)分析由上述公式，設(shè)Gi=AiBi，Pi=613、超前進位產(chǎn)生器74182當位數(shù)增加時，超進位邏輯電路就會越復(fù)雜，為此設(shè)計了專門的超前進位產(chǎn)生器，用于多個超前進位產(chǎn)生器連接，由此擴充位數(shù)且簡化邏輯電路。3、超前進位產(chǎn)生器74182當位數(shù)增加時，超進位邏輯電路就會624.5.3減法運算同加法電路，由減法器實現(xiàn)減法運算。半減器和全減器設(shè)計方法與步驟如加法器為了減化系統(tǒng)結(jié)構(gòu)，一般不設(shè)計減法器，而用加法器將加法運算變?yōu)闇p法運算反碼和補碼原碼反碼補碼4.5.3減法運算同加法電路，由減法器實現(xiàn)減法運算。63由加補碼完成減法運算A-B=A+B補-2n=A+B反-2nA≥B，結(jié)果即為原碼A<B，結(jié)果為補碼由加補碼完成減法運算A-B=A+B補-2n=A+B反-2n644.5.4集成算術(shù)/邏輯單元

ALUALU能完成一系列的算術(shù)運算和邏輯運算74LS381——4位16位全超前進位進位ALU4片4位的ALU74LS381級聯(lián)而成4.5.4集成算術(shù)/邏輯單元

65常用組合邏輯電路的應(yīng)用一、譯碼器的應(yīng)用1、用譯碼器作數(shù)據(jù)分配器例如用2線—4線譯碼器作數(shù)據(jù)分配器：A1A0端：地址碼輸入端S端：數(shù)據(jù)D的輸入端Y3~Y0：數(shù)據(jù)輸出端把數(shù)據(jù)D=1010依次加在S端，10111110111011111100011011A1A0地址碼

輸出Y2=DY0=DY1010例如：令地址碼A1A0=10

結(jié)果只有Y2=1010功能表DY3Y2Y1Y0A0A1SY1=DY3=D常用組合邏輯電路的應(yīng)用一、譯碼器的應(yīng)用1、用譯碼器作數(shù)據(jù)分配662、用譯碼器產(chǎn)生任意邏輯函數(shù)n線—2n線的譯碼器，可產(chǎn)生不多于n個變量的任意邏輯函數(shù)。1）方法步驟2）注意控制端的條件要滿足。函數(shù)變量的權(quán)位應(yīng)與所用譯碼器輸入代碼的權(quán)位相對應(yīng)；所用譯碼器輸出1有效時，輸出端應(yīng)附加或門；把原函數(shù)化為最小項之和形式；根據(jù)函數(shù)的變量數(shù)n，確定用n線——2n線譯碼器；所用譯碼器輸出0有效時，輸出端應(yīng)附加與非門。2、用譯碼器產(chǎn)生任意邏輯函數(shù)n線—2n線的譯碼器，可產(chǎn)生不多67假設(shè)用圖示輸出1有效的3線—8線譯碼器產(chǎn)生此函數(shù)，則應(yīng)將Z式變?yōu)槿缦滦问剑喝绻幂敵?有效的3線—8線譯碼器74LS138產(chǎn)生此函數(shù)，例1：用譯碼器產(chǎn)生Z=ABC+AB解：≥1ZABC1譯碼器輸出端附加或門即可。則應(yīng)將Z式變?yōu)槿缦滦问剑鹤g碼器輸出端附加與非門即可。Z=ABC+ABC+ABC=m0+m6+m7

Y0+Y6+Y7Z=m0+m6+m7Z=m0+m6+m7=m0·m6·m7Y0·Y6·Y7Y7Y6Y5Y4Y3Y2Y1Y0SA2A1A074LS138Y7Y6Y5Y4Y3Y2Y1Y0S2S3S1A2A1A0ZABC1&假設(shè)用圖示輸出1有效的3線—8線譯碼器產(chǎn)生此函數(shù)，68例2：用一片74LS138實現(xiàn)1位全加器的邏輯功能連接線路如圖：已知1位全加器的邏輯表達式為74LS138Y7Y6Y5Y4Y3Y2Y1Y0S2S3S1A2A1A0&&1ABCISCOSCO例2：用一片74LS138實現(xiàn)1位全加器的邏輯功能連接線69本章介紹了具有特定功能常用的一些組合邏輯功能，如編碼器，譯碼器，比較器，全加器等的邏輯功能，集成芯片及集成電路的擴展和應(yīng)用。其中，編碼器和譯碼器功能相反，都設(shè)有使能控制端，便于多片連接擴展;數(shù)字比較器用來比較數(shù)的大小；加法器用來實現(xiàn)算術(shù)運算。本章介紹了具有特定功能常用的一些組合邏輯功能，如編碼器，譯碼70第四章常用組合邏輯功能器件4.1編碼器4.2譯碼器/數(shù)據(jù)分配器4.3數(shù)據(jù)選擇器4.4數(shù)值比較器4.5算術(shù)邏輯電路4.6CAD例題第四章常用組合邏輯功能器件4.1編碼器714.1編碼器編碼器的基本概念及工作原理編碼——將特定含義的輸入信號（文字、數(shù)字、符號）轉(zhuǎn)換成二進制代碼的過程.能夠?qū)崿F(xiàn)編碼功能的數(shù)字電路稱為編碼器。一般而言，N個不同的信號，至少需要n位二進制數(shù)編碼。N和n之間滿足下列關(guān)系:2n≥N

4.1編碼器編碼器的基本概念及工作原理72常見的編碼器有8線-3線（有8個輸入端，3個輸出端），16線—4線（16個輸入端，4個輸出端）等等。例1：設(shè)計一個8線-3線的編碼器解：（1）確定輸入輸出變量個數(shù):由題意知輸入為I0～I78個，輸出為A1、A2、A3。（2）編碼表見下表：（輸入為高電平有效）一、二進制編碼器：一、二進制編碼器：73常用組合邏輯電路的應(yīng)用一課件74(3)由真值表寫出各輸出的邏輯表達式為：

用門電路實現(xiàn)邏輯電路：(3)由真值表寫出各輸出的邏輯表達式為：

75常用組合邏輯電路的應(yīng)用一課件76二，非二進制編碼器（以二－十進制編碼器為例）二-十進制編碼器是指用四位二進制代碼表示一位十進制數(shù)的編碼電路（輸入10個互斥的數(shù)碼，輸出4位二進制代碼）1、BCD碼：常用的幾種BCD碼8421碼、5421碼、2421碼、余三碼.2、10線－4線編碼器二，非二進制編碼器（以二－十進制編碼器為例）二-十進制編碼器77例2：設(shè)計一個8421BCD碼編碼器解：輸入信號I0～I9代表0～9共10個十進制信號，輸出信號為Y0～Y3相應(yīng)二進制代碼.列編碼表例2：設(shè)計一個8421BCD碼編碼器78該編碼器為8421BCD碼的編碼器，當I8和I9為1時，Y3為1，前頁所示真值表并非完全的真值表。如果要化簡，可以列出所有最小項的值，后面的全為無關(guān)項。該編碼器為8421BCD碼的編碼器，當I8和I9為1時，79常用組合邏輯電路的應(yīng)用一課件80常用組合邏輯電路的應(yīng)用一課件81三、優(yōu)先編碼器：是指當多個輸入同時有信號時，電路只對其中優(yōu)先級別最高的信號進行編碼。例3電話室有三種電話，按由高到低優(yōu)先級排序依次是火警電話，急救電話，工作電話，要求電話編碼依次為00、01、10。試設(shè)計電話編碼控制電路。

解：

（１）根據(jù)題意知，同一時間電話室只能處理一部電話，假如用A、B、C分別代表火警、急救、工作三種電話，設(shè)電話鈴響用1表示，鈴沒響用0表示。當優(yōu)先級別高的信號有效時，低級別的則不起作用，這時用×表示；用Y1,Y2表示輸出編碼。三、優(yōu)先編碼器：是指當多個輸入同時有信號時，電路只對其中優(yōu)先82（２）列真值表:真值表如表３所示。

表3例3的真值表輸入輸出ABCY1Y21××01×001000110（２）列真值表:真值表如表３所示。表3例3的真值表83

（３）寫邏輯表達式（４）畫優(yōu)先編碼器邏輯圖如圖3所示。圖3例3的優(yōu)先編碼邏輯圖（３）寫邏輯表達式（４）畫優(yōu)先編碼器邏輯圖如圖3所示。84在優(yōu)先編碼器中優(yōu)先級別高的信號排斥級別低的，即具有單方面排斥的特性。74LS148的符號圖和管腳圖在優(yōu)先編碼器中優(yōu)先級別高的信號排斥級別低的，即具有單方面排斥85輸入使能端輸入輸出擴展使能輸出1××××××××111110111111111111000×××××××00001010××××××001010110×××××0100101110××××01101011110×××100010111110××1010101111110×110010111111101110174LS148功能表輸入使能端輸入輸86優(yōu)先編碼器74LS148的應(yīng)用

74LS148編碼器的應(yīng)用是非常廣泛的。例如，常用計算機鍵盤，其內(nèi)部就是一個字符編碼器。它將鍵盤上的大、小寫英文字母和數(shù)字及符號還包括一些功能鍵（回車、空格）等編成一系列的七位二進制數(shù)碼，送到計算機的中央處理單元CPU，然后再進行處理、存儲、輸出到顯示器或打印機上。還可以用74LS148編碼器監(jiān)控爐罐的溫度，若其中任何一個爐溫超過標準溫度或低于標準溫度，則檢測傳感器輸出一個0電平到74LS148編碼器的輸入端，編碼器編碼后輸出三位二進制代碼到微處理器進行控制。優(yōu)先編碼器74LS148的應(yīng)用874.2譯碼器/數(shù)據(jù)分配器4.2.1譯碼器的基本概念及工作原理譯碼：編碼的逆過程，即將輸入代碼“翻譯”成特定的輸出信號。譯碼器：實現(xiàn)譯碼功能的數(shù)字電路。分類:唯一地址譯碼器和代碼變換器。唯一地址譯碼器：代碼與有效信號一一對應(yīng)代碼變換器：代碼間的相互轉(zhuǎn)換其他分類:變量譯碼器和顯示譯碼器。4.2譯碼器/數(shù)據(jù)分配器4.2.1譯碼器的基本概念及884.2.2集成電路譯碼器1、二進制譯碼器：輸入端為n個，則輸出端為2n個，且對應(yīng)于輸入代碼的每一種狀態(tài)，2n個輸出中只有一個為1（或為0），其余全為0（或為1）2線—4線譯碼器3線—8線譯碼器4線—16線譯碼器4.2.2集成電路譯碼器1、二進制譯碼器：輸入端為n個，則89例：用與非門設(shè)計3線—8線譯碼器解：（1）列出譯碼表：例：用與非門設(shè)計3線—8線譯碼器解：（1）列出譯碼表：90（2）寫出各輸出函數(shù)表達式：（2）寫出各輸出函數(shù)表達式：91（3）畫出邏輯電路圖：（3）畫出邏輯電路圖：92集成二進制譯碼器74LS138（3線-8線譯碼器）集成二進制譯碼器74LS138（3線-8線譯碼器）93功能表如下：其中功能表如下：其中94

使能端的作用譯碼功能功能表_電平使能端譯碼功能功能表_電平95

74LS138最小項譯碼器的電路結(jié)構(gòu)

D7D6

D5

D4

D3

D2D1D0

B2

B1B0輸入緩沖門3線/8線譯碼器8個譯碼門G13個使能端74LS138最小項譯碼器的電路結(jié)構(gòu)D796譯碼器的擴展G1G2AG2B74LS138(2)0A1A2A1G2AG2BG74LS138(1)A1A2A0+5v2AA01A3A_0162YYYY4Y5YY3Y791410YYYY12Y13Y11Y152Y7YYYYY543016YY5Y7YYYYY543016YYY8用兩片74LS138擴展為4線—16線譯碼器

譯碼器的擴展G1G2AG2B74LS138(2)0A1A2A97當A3=0時，低位片74LS138(1)工作，對輸入A2、A1、A0進行譯碼，還原出Y0～Y7，則高位禁止工作；當A3=1時，高位片74LS138(2)工作，還原出Y８～Y１5，而低位片禁止工作。當A3=0時，低位片74LS138(1)工作，對輸入A2、A982、二-十進制譯碼器——集成8421BCD碼譯碼器74LS422、二-十進制譯碼器99常用組合邏輯電路的應(yīng)用一課件100譯碼器的應(yīng)用（1）實現(xiàn)邏輯函數(shù)由于譯碼器的每個輸出端分別與一個最小項相對應(yīng)，因此輔以適當?shù)拈T電路，便可實現(xiàn)任何組合邏輯函數(shù)。例1試用譯碼器和門電路實現(xiàn)邏輯函數(shù)

譯碼器的應(yīng)用（1）實現(xiàn)邏輯函數(shù)由于譯碼器的每個輸出端分別與一101解：

（1）將邏輯函數(shù)轉(zhuǎn)換成最小項表達式，再轉(zhuǎn)換成與非—與非形式。=m3+m5+m6+m7=

（2）該函數(shù)有三個變量，所以選用3線—8線譯碼器74LS138。用一片74LS138加一個與非門就可實現(xiàn)邏輯函數(shù)Y，邏輯圖如圖1所示。解：（1）將邏輯函數(shù)轉(zhuǎn)換成最小項表達式，再轉(zhuǎn)換成與非—與非1021G0A74LS138G2A2B12AGAY1YYY2YYY73Y4560ABC100Y圖1例1邏輯圖1G0A74LS138G2A2B12AGAY1YYY2YYY103例題教材137頁例4.2.1用一個3線-8線譯碼器實現(xiàn)函數(shù)F=XYZ+XYZ+XYZ+XYZF=XYZ+XYZ+XYZ例題教材137頁1043、顯示譯碼器:

按顯示方式分:有字型重疊式、點陣式、分段式等。

按發(fā)光物質(zhì)分:有半導(dǎo)體顯示器（又稱發(fā)光二極管(LED)顯示器）、熒光顯示器、液晶顯示器、氣體放電管顯示器等

它通常由譯碼器、驅(qū)動器和顯示器等部分組成

3、顯示譯碼器:它通常由譯碼器、驅(qū)動器和顯示器等部分組成1051．七段數(shù)字顯示器原理按內(nèi)部連接方式不同，七段數(shù)字顯示器分為共陰極和共陽極兩種圖2半導(dǎo)體顯示器（a）管腳排列圖;(b)共陰極接線圖;(c)共陽級接線圖1．七段數(shù)字顯示器原理按內(nèi)部連接方式不同，七段數(shù)字顯示器分為106圖3七段數(shù)字顯示器發(fā)光段組合圖圖3七段數(shù)字顯示器發(fā)光段組合圖1072．七段顯示譯碼器74LS48圖474LS48的管腳排列圖2．七段顯示譯碼器74LS48圖474LS48的管腳10874LS48顯示譯碼器的功能表74LS48顯示譯碼器的功能表1094.2.3數(shù)據(jù)分配器數(shù)據(jù)分配將一個數(shù)據(jù)源來的數(shù)據(jù)根據(jù)需要送到多個不同的通道上數(shù)據(jù)分配器實現(xiàn)數(shù)據(jù)分配功能的邏輯電路可以用唯一地址譯碼器實現(xiàn)3-8譯碼器實現(xiàn)數(shù)據(jù)分配參考教材4.2.3數(shù)據(jù)分配器數(shù)據(jù)分配1104.3數(shù)據(jù)選擇器一、數(shù)據(jù)選擇器的基本概念及工作原理

數(shù)據(jù)選擇器——根據(jù)地址選擇碼從多路輸入數(shù)據(jù)中選擇一路，送到輸出。4.3數(shù)據(jù)選擇器一、數(shù)據(jù)選擇器的基本概念及工作原理111例：四選一數(shù)據(jù)選擇器根據(jù)功能表，可寫出輸出邏輯表達式：例：四選一數(shù)據(jù)選擇器根據(jù)功能表，可寫出輸出邏輯表達式：112由邏輯表達式畫出邏輯圖：由邏輯表達式畫出邏輯圖：113二、集成數(shù)據(jù)選擇器集成數(shù)據(jù)選擇器74151（8選1數(shù)據(jù)選擇器）二、集成數(shù)據(jù)選擇器集成數(shù)據(jù)選擇器74151（8選1數(shù)據(jù)選擇器114常用組合邏輯電路的應(yīng)用一課件115三、數(shù)據(jù)選擇器的應(yīng)用1．數(shù)據(jù)選擇器的通道擴展用兩片74151組成“16選1”數(shù)據(jù)選擇器三、數(shù)據(jù)選擇器的應(yīng)用1．數(shù)據(jù)選擇器的通道擴展1162．實現(xiàn)組合邏輯函數(shù)（1）當邏輯函數(shù)的變量個數(shù)和數(shù)據(jù)選擇器的地址輸入變量個數(shù)相同時，可直接用數(shù)據(jù)選擇器來實現(xiàn)邏輯函數(shù)。例4.3.1試用8選1數(shù)據(jù)選擇器74151實現(xiàn)邏輯函數(shù)：L=AB+BC+AC解：將邏輯函數(shù)轉(zhuǎn)換成最小項表達式：

=m3+m5+m6+m7畫出連線圖。2．實現(xiàn)組合邏輯函數(shù)（1）當邏輯函數(shù)的變量個數(shù)和數(shù)據(jù)選擇器的117（2）當邏輯函數(shù)的變量個數(shù)大于數(shù)據(jù)選擇器的地址輸入變量個數(shù)時。

例4.3.2試用4選1數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)：解：將A、B接到地址輸入端，C加到適當?shù)臄?shù)據(jù)輸入端。作出邏輯函數(shù)L的真值表，根據(jù)真值表畫出連線圖。（2）當邏輯函數(shù)的變量個數(shù)大于數(shù)據(jù)選擇器的地址輸入變量個數(shù)時1184.4數(shù)值比較器一、1位數(shù)值比較器1、真值表2、輸出邏輯表達式二、多位數(shù)值比較器常用多位數(shù)值比較器有74LS85，它能進行兩個4位二進制數(shù)的比較。電路結(jié)構(gòu)不同，擴展端的用法就可能不同，使用時應(yīng)加以注意。YA<B=ABYA>B=AB3、邏輯圖YA=B=AB+AB不進行片接時，其擴展端接100100100100=YA<B

+YA>B=AB+ABY(A=B)≥1ABY(A<B)Y(A=B)Y(A>B)00011011&11&Y(A>B)Y(A<B)74LS85Y(A<B)Y(A=B)Y(A>B)I(A<B)I(A=B)I(A>B)B3B2B1B0A3A2A1A0I(A<B)I(A=B)I(A>B)=010AB4.4數(shù)值比較器一、1位數(shù)值比較器1、真值表2、輸出邏輯表1194.5算術(shù)運算電路4.5.1加法器的基本概念及工作原理加法器——實現(xiàn)兩個二進制數(shù)的加法運算

1．半加器——只能進行本位加數(shù)、被加數(shù)的加法運算而不考慮低位進位。

4.5算術(shù)運算電路4.5.1加法器的基本概念及工作原理加120列出半加器的真值表：由真值表直接寫出表達式:列出半加器的真值表：由真值表直接寫出表達式:121畫出邏輯電路圖。畫出邏輯電路圖。122如果想用與非門組成半加器，則將上式用代數(shù)法變換成與非形式：由此畫出用與非門組成的半加器和邏輯符號如果想用與非門組成半加器，則將上式用代數(shù)法變換成與非形式：由1232．全加器——能同時進行本位數(shù)和相鄰低位的進位信號的加法運算和分別是被加數(shù)和加數(shù)，為相鄰低位的進位，為本位的和，為本位的進位。2．全加器——能同時進行本位數(shù)和相鄰低位的進位信號的加法運算124常用組合邏輯電路的應(yīng)用一課件125由真值表直接寫出邏輯表達式，再經(jīng)代數(shù)法化簡和轉(zhuǎn)換得：由真值表直接寫出邏輯表達式，再經(jīng)代數(shù)法化簡和轉(zhuǎn)換得：126根據(jù)邏輯表達式畫出全加器的邏輯電路圖：

根據(jù)邏輯表達式畫出全加器的邏輯電路圖： 1274.5.2多位數(shù)加法器1、4位串行進位加法器4.5.2多位數(shù)加法器1、4位串行進位加法器128由圖可以看出多位加法器是將低位全加器的進位輸出CO接到高位的進位輸入CI.因此，任一位的加法運算必須在低一位的運算完成之后才能進行，這種方式稱為串行進位。這種加法器的邏輯電路比較簡單，但它的運算速度不高。為此，可采用超前進位的加法器，使每位的進位只由加數(shù)和被加數(shù)決定，而與低位的進位無關(guān)。由圖可以看出多位加法器是將低位全加器的進位輸出CO接到高位的1292、超前進位集成4位加法器74LS283由于串行進位加法器的速度受到進位信號的限制，設(shè)計了一種多位數(shù)超前進位加法邏輯電路，該邏輯電路每位的進位只由加數(shù)和被加數(shù)決定，即與低位的進位無關(guān)。2、超前進位集成4位加法器74LS283由于串行進位加法器的130分析由上述公式，設(shè)Gi=AiBi，Pi=Ai=Bi=1時，Gi（產(chǎn)生變量）=1產(chǎn)生進位。Pi（傳輸變量）=1時，AiBi=0，Ci=Ci-1，低位進位會傳送到高位進位端。參看教材，最后推導(dǎo)出所有進位的值與Ci無關(guān)分析由上述公式，設(shè)Gi=AiBi，Pi=1313、超前進位產(chǎn)生器74182當位數(shù)增加時，超進位邏輯電路就會越復(fù)雜，為此設(shè)計了專門的超前進位產(chǎn)生器，用于多個超前進位產(chǎn)生器連接，由此擴充位數(shù)且簡化邏輯電路。3、超前進位產(chǎn)生器74182當位數(shù)增加時，超進位邏輯電路就會1324.5.3減法運算同加法電路，由減