組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)

4.3組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)4.3.1產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)的原因4.3.2消去競(jìng)爭(zhēng)冒險(xiǎn)的方法1L

&1

G2

G1

AL

AA

不考慮門的延時(shí)考慮門的延時(shí)LA

A

G2

G1

A

AAL+=

1

≥1

L不考慮門的延時(shí)考慮門的延時(shí)4.3組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)2有競(jìng)爭(zhēng)現(xiàn)象不一定都會(huì)產(chǎn)生冒險(xiǎn),如果信號(hào)的傳輸途徑不同,或各信號(hào)延時(shí)時(shí)間的差異，信號(hào)變化的互補(bǔ)性等原因都很容易產(chǎn)生冒險(xiǎn)現(xiàn)象。競(jìng)爭(zhēng)：當(dāng)一個(gè)邏輯門的兩個(gè)輸入信號(hào)同時(shí)向相反的方向變化,而變化的時(shí)間有差異的現(xiàn)象.冒險(xiǎn):兩個(gè)輸入端的信號(hào)取值的變化方向是相反時(shí)，如門電路輸出端的邏輯表達(dá)式簡化成兩個(gè)互補(bǔ)信號(hào)相乘或者相加，由競(jìng)爭(zhēng)而可能產(chǎn)生輸出干擾脈沖的現(xiàn)象。34.3.1產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)的原因

當(dāng)電路輸出端的邏輯函數(shù)表達(dá)式，在一定條件下可以簡化成兩個(gè)互補(bǔ)信號(hào)相乘或者相加，即并且在互補(bǔ)信號(hào)的狀態(tài)發(fā)生變化時(shí)可能出現(xiàn)冒險(xiǎn)現(xiàn)象。

或者競(jìng)爭(zhēng)冒險(xiǎn)就是因信號(hào)傳輸延遲時(shí)間不同，而引起輸出邏輯錯(cuò)誤的現(xiàn)象4分析下圖所示的邏輯電路是否會(huì)產(chǎn)生的競(jìng)爭(zhēng)冒險(xiǎn).當(dāng)A=B=1時(shí)L為兩個(gè)互補(bǔ)信號(hào)相加，該電路存在競(jìng)爭(zhēng)冒險(xiǎn)。C

C

AC

CB

L

54.3.2消去競(jìng)爭(zhēng)冒險(xiǎn)的方法1.發(fā)現(xiàn)并消除互補(bǔ)變量

A

B

C

1

&

L

B=C=0時(shí)為消掉AA，變換邏輯函數(shù)式為))((CABAL++=可能出現(xiàn)競(jìng)爭(zhēng)冒險(xiǎn)。AAF=BCBAACF++=62.增加乘積項(xiàng),避免互補(bǔ)項(xiàng)相加，

當(dāng)A=B=1時(shí)，根據(jù)邏輯表達(dá)式有CBACL+=當(dāng)A=B=1時(shí)CBACL+=CBACL+=+ABCCL+=AB

0

1

A

0

0

0

1

0

1

1

1

L

B

C

00011110

73.輸出端并聯(lián)電容器

如果邏輯電路在較慢速度下工作，為了消去競(jìng)爭(zhēng)冒險(xiǎn)，可以在輸出端并聯(lián)一電容