第4講 同步有限狀態(tài)機(jī)設(shè)計(jì)

Verilog硬件描述語(yǔ)言

VerilogHDL主講陳付龍QQ:544056537f=ab…

安徽師范大學(xué)2015第5章VerilogHDL同步有限狀態(tài)機(jī)設(shè)計(jì)狀態(tài)機(jī)的基本概念狀態(tài)機(jī)的編碼方式復(fù)雜狀態(tài)機(jī)的編寫(xiě)方法采用狀態(tài)機(jī)來(lái)實(shí)現(xiàn)程序算法狀態(tài)機(jī)狀態(tài)機(jī)適合描述那些發(fā)生時(shí)有先后順序或者有邏輯規(guī)律的事情。其本質(zhì)是對(duì)具有邏輯順序或時(shí)序規(guī)律事件的一種描述方法。時(shí)序邏輯電路設(shè)計(jì)過(guò)程由給定的邏輯功能建立原始狀態(tài)圖和狀態(tài)表狀態(tài)化簡(jiǎn)狀態(tài)編碼選擇觸發(fā)器類(lèi)型確定激勵(lì)方程組和輸出方程組畫(huà)出邏輯圖并檢查自啟動(dòng)有限狀態(tài)機(jī)（FSM）它是一個(gè)有向的狀態(tài)轉(zhuǎn)移圖形，由一組狀態(tài)和一組相應(yīng)的狀態(tài)轉(zhuǎn)移函數(shù)組成。狀態(tài)機(jī)包含的要素可歸納為4個(gè)：現(xiàn)態(tài)、條件、動(dòng)作、次態(tài)。“現(xiàn)態(tài)”和“條件”是因，“動(dòng)作”和“次態(tài)”是果。現(xiàn)態(tài)：是指當(dāng)前所處的狀態(tài)。條件：又稱(chēng)為“事件”。當(dāng)一個(gè)條件被滿(mǎn)足，將會(huì)觸發(fā)一個(gè)動(dòng)作，或者執(zhí)行一次狀態(tài)的遷移。動(dòng)作：條件滿(mǎn)足后執(zhí)行的動(dòng)作。動(dòng)作執(zhí)行完畢后，可以遷移到新的狀態(tài)，也可以仍舊保持原狀態(tài)。動(dòng)作不是必需的，當(dāng)條件滿(mǎn)足后，也可以不執(zhí)行任何動(dòng)作，直接遷移到新?tīng)顟B(tài)。次態(tài)：條件滿(mǎn)足后要遷往的新?tīng)顟B(tài)?！按螒B(tài)”是相對(duì)于“現(xiàn)態(tài)”而言的，“次態(tài)”一旦被激活，就轉(zhuǎn)變成新的“現(xiàn)態(tài)”了。有限狀態(tài)機(jī)（FSM）感冒健康康復(fù)中休息淋雨吃藥有限狀態(tài)機(jī)（FSM）設(shè)計(jì)集成電路時(shí),通?？蓪⒄麄€(gè)系統(tǒng)劃分為數(shù)據(jù)單元和控制單元。其中控制單元的主體通常是一個(gè)有限狀態(tài)機(jī),它接收外部信號(hào)和數(shù)據(jù)單元產(chǎn)生的狀態(tài)信息,產(chǎn)生控制信號(hào)序列。有了以上電路，就不難設(shè)計(jì)出復(fù)雜的控制序列來(lái)操縱數(shù)字系統(tǒng)的控制開(kāi)關(guān)陣列。設(shè)計(jì)這樣一個(gè)電路：1）能記住自己目前所處的狀態(tài)；2）狀態(tài)的變化只可能在同一個(gè)時(shí)鐘的跳變沿時(shí)刻發(fā)生，而不可能發(fā)生在任意時(shí)刻；3）在時(shí)鐘跳變沿時(shí)刻，如輸入條件滿(mǎn)足，則進(jìn)入下一狀態(tài)，并記住自己目前所處的狀態(tài)，否則仍保留原來(lái)的狀態(tài)；4）在進(jìn)入不同的狀態(tài)時(shí)刻，對(duì)系統(tǒng)的開(kāi)關(guān)陣列做開(kāi)啟或關(guān)閉的操作。有限狀態(tài)機(jī)（FSM）有限狀態(tài)機(jī)能夠克服純硬件數(shù)字系統(tǒng)順序方式控制不靈活的缺點(diǎn)。狀態(tài)機(jī)的結(jié)構(gòu)模式相對(duì)簡(jiǎn)單。狀態(tài)機(jī)容易構(gòu)成性能良好的同步時(shí)序邏輯模塊。狀態(tài)機(jī)的Verilog表述豐富多樣。在高速運(yùn)算和控制方面，狀態(tài)機(jī)更有其巨大的優(yōu)勢(shì)。就可靠性而言，狀態(tài)機(jī)的優(yōu)勢(shì)也是十分明顯的。有限狀態(tài)機(jī)（FSM）狀態(tài)機(jī)一般包括組合邏輯和寄存器邏輯兩部分。寄存器用于存儲(chǔ)狀態(tài)，組合電路用于狀態(tài)譯碼和產(chǎn)生輸出信號(hào)。狀態(tài)機(jī)的下一個(gè)狀態(tài)及輸出不僅與輸入信號(hào)有關(guān)，還與寄存器當(dāng)前狀態(tài)有關(guān)。根據(jù)輸出信號(hào)產(chǎn)生方法的不同，狀態(tài)機(jī)可分為米里(Mealy)機(jī)和摩爾(Moore)機(jī)。米里(Mealy)機(jī)的輸出是當(dāng)前狀態(tài)和輸入信號(hào)的函數(shù)。摩爾(Moore)機(jī)的輸出僅是當(dāng)前狀態(tài)的函數(shù)。在硬件設(shè)計(jì)時(shí),需自行決定采用哪種狀態(tài)機(jī)。Mealy狀態(tài)機(jī)下一狀態(tài)的邏輯F輸出邏輯

G狀態(tài)寄存器clk輸入輸入輸出激勵(lì)信號(hào)當(dāng)前狀態(tài)時(shí)鐘信號(hào)clk下一個(gè)狀態(tài)=F(當(dāng)前狀態(tài)，輸入信號(hào))；

輸出信號(hào)=G(當(dāng)前狀態(tài)，輸入信號(hào))；Moor狀態(tài)機(jī)下一個(gè)狀態(tài)=F(當(dāng)前狀態(tài)，輸入信號(hào))

輸出信號(hào)=G(當(dāng)前狀態(tài))；下一狀態(tài)的邏輯F輸出邏輯

G狀態(tài)寄存器clk輸入輸入激勵(lì)信號(hào)時(shí)鐘信號(hào)clk當(dāng)前狀態(tài)輸出有限狀態(tài)機(jī)（FSM）Idle

Start

StopClear!A!Reset/K2=0K1=0!Reset/K2=0K1=0A=1/K2=1

（!Reset|!A）/K2=0K1=1!Reset/K2=0K1=0A/K1=0狀態(tài)機(jī)的設(shè)計(jì)包含兩個(gè)主要過(guò)程：一是狀態(tài)機(jī)的編碼，二是狀態(tài)機(jī)的建模。同步時(shí)鐘：clk輸入信號(hào)：reset、A輸出信號(hào)：K1、K2狀態(tài)轉(zhuǎn)移發(fā)生在時(shí)鐘上升沿觸有限狀態(tài)機(jī)（FSM）-編碼狀態(tài)編碼又稱(chēng)狀態(tài)分配。通常有多種編碼方法，編碼方案選擇得當(dāng)，設(shè)計(jì)的電路可以簡(jiǎn)單；反之，電路會(huì)占用過(guò)多的邏輯或速度降低。設(shè)計(jì)時(shí)，須綜合考慮電路復(fù)雜度和電路性能這兩個(gè)因素。二進(jìn)制編碼、格雷編碼、完整一位熱編碼(verboseone-hot)、簡(jiǎn)化一位熱編碼(simplifiedone-hot)二進(jìn)制編碼：

Idle=2’b00Start=2’b01Stop=2’b10Clear=2’b11One-Hot編碼：

Idle=4’b1000Start=4’b0100Stop=4’b0010Clear=4’b0001有限狀態(tài)機(jī)（FSM）-編碼二進(jìn)制編碼：使用較少的觸發(fā)器和較多的組合邏輯；適用于CPLD和小型狀態(tài)機(jī)設(shè)計(jì)；

One-Hot編碼：使用較多的觸發(fā)器和較少的組合邏輯；適用于FPGA和大型狀態(tài)機(jī)設(shè)計(jì)；

有限狀態(tài)機(jī)（FSM）-建模定義模塊名和輸入輸出端口；定義輸入、輸出變量或寄存器；定義時(shí)鐘和復(fù)位信號(hào)；定義狀態(tài)變量和狀態(tài)寄存器；用時(shí)鐘沿觸發(fā)的always塊表示狀態(tài)轉(zhuǎn)移過(guò)程；在復(fù)位信號(hào)有效時(shí)給狀態(tài)寄存器賦初始值；描述狀態(tài)的轉(zhuǎn)換過(guò)程：符合條件，從一個(gè)狀態(tài)到另外一個(gè)狀態(tài)，否則留在原狀態(tài)；驗(yàn)證狀態(tài)轉(zhuǎn)移的正確性，必須完整和全面。有限狀態(tài)機(jī)的Verilog描述：有限狀態(tài)機(jī)（FSM）-建模用Verilog語(yǔ)言描述有限狀態(tài)機(jī)可使用多種風(fēng)格,不同的風(fēng)格會(huì)極大地影響電路性能。通常有2種描述方式:單always塊、多always塊。單always塊：將狀態(tài)轉(zhuǎn)移和狀態(tài)的操作、判斷等寫(xiě)到一個(gè)塊中多always塊：將狀態(tài)轉(zhuǎn)移寫(xiě)成一個(gè)單獨(dú)的塊，將狀態(tài)的操作、判斷寫(xiě)到其它塊中狀態(tài)轉(zhuǎn)移是用寄存器實(shí)現(xiàn)的，是同步時(shí)序部分。狀態(tài)的判斷是組合邏輯。多always塊方式將同步時(shí)序和組合邏輯分別放到不同的塊中實(shí)現(xiàn)。狀態(tài)機(jī)較復(fù)雜時(shí)，多always塊是比較好的設(shè)計(jì)方式。結(jié)構(gòu)清晰，便于閱讀、理解、維護(hù)，更重要的是利于綜合器優(yōu)化代碼，利于用戶(hù)添加合適的時(shí)序約束條件，利于布局布線(xiàn)器實(shí)現(xiàn)設(shè)計(jì)。有限狀態(tài)機(jī)（FSM）Idle

Start

StopClear!A!Reset/K2=0K1=0!Reset/K2=0K1=0A=1/K2=1

（!Reset|!A）/K2=0K1=1!Reset/K2=0K1=0A/K1=0同步時(shí)鐘：clk輸入信號(hào)：reset、A輸出信號(hào)：K1、K2狀態(tài)轉(zhuǎn)移發(fā)生在時(shí)鐘上升沿觸modulefsm(Clock,Reset,A,K2,K1);inputClock,Reset,A;//定義時(shí)鐘、復(fù)位和輸入信號(hào)outputK2,K1;//定義輸出控制信號(hào)的端口regK2,K1;//定義輸出控制信號(hào)的寄存器reg[1:0]state;

//定義狀態(tài)寄存器parameterIdle=2’b00,Start=2’b01,//定義狀態(tài)變量參數(shù)值

Stop=2’b10,Clear=2’b11；always@(posedgeClock)if(!Reset)begin//定義復(fù)位后的初始狀態(tài)和輸出值

state<=Idle;K2<=0;K1<=0;endelsecase(state)Idle:beginif(A)beginstate<=Start;K1<=0;endelsestate<=Idle;end建模方法之一（二進(jìn)制編碼）Start:beginif(!A)state<=Stop;elsestate<=Start;endStop:begin//符合條件進(jìn)入新?tīng)顟B(tài)，否則留在原狀態(tài)

if(A)beginstate<=Clear;K2<=1;endelsestate<=Stop;endClear:beginif(!A)beginstate<=Idle;K2<=0;K1<=1;endelsestate<=Clear;endendcaseendmodule建模方法之一（二進(jìn)制編碼）modulefsm(Clock,Reset,A,K2,K1);inputClock,Reset,A;outputK2,K1;regK2,K1;reg[3:0]state;

parameterIdle=4’b1000,Start=4’b0100,Stop=4’b0010,Clear=4’b0001;always@(posedgeclock)if(!Reset)beginstate<=Idle;K2<=0;K1<=0;endelsecase(state)Idle:if(A)beginstate<=Start;K1<=0;endelsestate<=Idle;建模方法之二（一位熱編碼）

Start:if(!A)state<=Stop;elsestate<=Start;Stop:if(A)beginstate<=Clear;K2<=1;endelsestate<=Stop;Clear:if(!A)beginstate<=Idle;K2<=0;K1<=1;endelsestate<=Clear;

default:state<=Idle;endcaseendmodule建模方法之二（一位熱編碼）modulefsm(Clock,Reset,A,K2,K1);inputClock,Reset,A;outputK2,K1;regK2,K1;reg[1:0]state,nextstate;

parameterIdle=2'b00,Start=2'b01,Stop=2'b10,Clear=2'b11;

//--------每一個(gè)時(shí)鐘沿產(chǎn)生一次可能的狀態(tài)變化-----------always@(posedgeClock)beginif(!Reset)state<=Idle;elsestate<=nextstate;end建模方法之三（2個(gè)always）always@(stateorA)begincase(state)

Idle:if(A)beginnextstate=Start;K1=0;end

elsebeignnextstate=Idle;K2=0;k1=0;endStart:if(!A)nextstate=Stop;

elsebeginnextstate=Start;K2=0;k1=0;endStop:if(A)beginnextstate=Clear;K2=1;endelsebeginnextstate=Idle;K2=0;k1=0;end

Clear:if(!A)beginnextstate=Idle;K2=0;k1=0;endelsenextstate=Clear;default:nextstate=Idle;endcaseendendmodule建模方法之三（2個(gè)always）建模方法之四（多個(gè)always）modulefsm(Clock,Reset,A,K2,K1);inputClock,Reset,A;outputK2,K1;regK2,K1;reg[1:0]state,nextstate;

parameterIdle=2'b00,Start=2'b01,Stop=2'b10,Clear=2'b11;

//--------每一個(gè)時(shí)鐘沿產(chǎn)生一次可能的狀態(tài)變化-----------always@(posedgeClock)beginif(!Reset)state<=Idle;elsestate<=nextstate;end//------產(chǎn)生下一狀態(tài)的組合邏輯-------------------------

always@(stateorA)case(state)Idle:if(A)nextstate=Start;elsenextstate=Idle;Start:if(!A)nextstate=Stop;elsenextstate=Start;Stop:if(A)nextstate=Clear;elsenextstate=Stop;Clear:if(!A)nextstate=Idle;elsenextstate=Clear;default:nextstate=2'bxx;endcase建模方法之四（多個(gè)always）//----產(chǎn)生輸出K1的組合邏輯--------------always@(stateorResetorA)if(!Reset)K1=0;elseif(state==Clear&&!A)//從Clear轉(zhuǎn)向IdleK1=1;elseK1=0;

//---產(chǎn)生輸出K2的組合邏輯---------------always@(stateorResetorA)if(!Reset)K2=0;elseif(state==Stop&&A)//從Stop轉(zhuǎn)向ClearK2=1; elseK2=0;

endmodule建模方法之四（多個(gè)always）有限狀態(tài)機(jī)（FSM）多數(shù)FPGA內(nèi)觸發(fā)器加多，且一位熱編碼的譯碼邏輯較為簡(jiǎn)單，建議利用FPGA實(shí)現(xiàn)的有限狀態(tài)機(jī)采用一位熱編碼方式在比較復(fù)雜的狀態(tài)機(jī)設(shè)計(jì)過(guò)程中，往往把狀態(tài)的變化與輸出的控制分成兩部分來(lái)考慮。為了調(diào)試方便，還常常把每一個(gè)輸出寫(xiě)成一個(gè)個(gè)獨(dú)立的always組合塊。在調(diào)試多輸出狀態(tài)機(jī)時(shí)，這樣做比較容易發(fā)現(xiàn)問(wèn)題和改正模塊編寫(xiě)中出現(xiàn)的問(wèn)題。建議在設(shè)計(jì)復(fù)雜的多輸出狀態(tài)機(jī)時(shí)采用兩個(gè)或兩個(gè)以上always塊的編碼風(fēng)格。FSM的TestBench`timescale1ns/100psmoduletest();regClock,Reset,A;wir