CMOS模擬集成電路設(shè)計ch圖實用

會計學1CMOS模擬集成電路設(shè)計ch圖實用2023/1/172提綱1、概述2、模擬電路的版圖技術(shù)3、襯底耦合第1頁/共22頁2023/1/1731、概述版圖設(shè)計規(guī)則：最小寬度、間距、包圍、延伸latchup、ESD、天線效應(yīng)第2頁/共22頁2023/1/1742、模擬電路的版圖技術(shù)2.1叉指晶體管設(shè)計時，柵電阻應(yīng)小于其跨導的倒數(shù)；低噪中，柵電阻是1/gm的1/5到1/10叉指數(shù)N↑→CP↑第3頁/共22頁2023/1/1752.2對稱性第4頁/共22頁2023/1/1762.2對稱性（續(xù)）第5頁/共22頁2023/1/1772.2對稱性（續(xù)）第6頁/共22頁2023/1/1782.3參考源的分布第7頁/共22頁2023/1/1792.3參考源的分布（續(xù)）減小失配第8頁/共22頁2023/1/17102.4無源器件電阻第9頁/共22頁2023/1/17112.4無源器件（續(xù)）電阻NWELL電阻第10頁/共22頁2023/1/17122.4無源器件（續(xù)）電阻工藝導致的變化±20%~±30%LayerR/[W/)TCppm/°C25°CVC[ppm/V]BC[ppm/V]N+poly30-8005050P+poly302005050N+diff701500500-500P+diff1001600500-500N-well1000-15002000030000第11頁/共22頁2023/1/17132.4無源器件（續(xù)）電容TypeCapa.[aF/mm2]VC[ppm/V]TC[ppm/°C]Gate5300hugebigPoly-poly(option)10001025Metal-metal502030Metal-substrate30~40Metal-poly50~60Poly-substrate120Junctioncapacitors~1000bigbig工藝導致的變化±5%~±20%第12頁/共22頁2023/1/17142.4無源器件（續(xù)）電感SWDP-siliconSubstrateOxideVia2M2M3片上螺旋電感:D:直徑W:線寬S:間距N:圈數(shù)參數(shù):D,決定于面積約束.W,S和N根據(jù)優(yōu)化以下參數(shù)得到DesiredinductanceLHighqualityfactorQHighself-resonantfrequencyfSR

第13頁/共22頁2023/1/17152.4無源器件（續(xù)）電感D:直徑:D–Qbutfsrasparasiticcapacitancebetweensubstrateandthespiralincreases.AgooddesignusuallyhasD<200mmW:線寬Medalwidthshouldbeaswideaspossible.W

–QasRs

However,W>Wopt,skineffectsappearinmetaltraces,increasingRs.Agooddesignuses10mm<W<20mmS:間距Spacingshouldbeassmallaspossible.S

–L↓asmutualinductancedecreases.UseminimummetalspacinginthetechnologyN:圈數(shù)Useavaluethatgivesalayoutconvenienttoworkotherpartsofcircuits第14頁/共22頁2023/1/17162.5連線利用差動信號將串擾轉(zhuǎn)換成共模干擾屏蔽電壓降第15頁/共22頁2023/1/1717第16頁/共22頁2023/1/17183、襯底耦合襯底耦合效應(yīng)第17頁/共22頁2023/1/1719減小襯底耦合效應(yīng)的措施采樣差動電路形式數(shù)字信號與時鐘以互補形式分布采樣更精確的工作模式，如信號采樣與襯底相連的內(nèi)引線的電感最小保護環(huán)第18頁/共22頁2023/1/1720減小襯底耦合效應(yīng)的措施地反射由于電路的瞬間大電流，造成相對于“外部地”的襯底電壓反射因此，襯底與芯片內(nèi)部的“地”連接到一起連接到外部，并且模擬與數(shù)字分開第19頁/共22頁2023/1/1721減小襯底耦合效應(yīng)的措施地反射（續(xù)）襯底應(yīng)與那個“地”