EDA技術(shù)與VHDL Qiartus II 使用方法

會(huì)計(jì)學(xué)1EDA技術(shù)與VHDLQiartusII使用方法4.1QuartusII設(shè)計(jì)流程1．創(chuàng)建工程準(zhǔn)備工作圖4-1選擇編輯文件KONXIN第1頁/共116頁4.1QuartusII設(shè)計(jì)流程1．創(chuàng)建工程準(zhǔn)備工作圖4-2選擇編輯文件的語言類型，鍵入源程序并存盤

第2頁/共116頁4.1QuartusII設(shè)計(jì)流程2.創(chuàng)建工程圖4-3利用“NewPrejectWizard”創(chuàng)建工程cnt10第3頁/共116頁4.1QuartusII設(shè)計(jì)流程2.創(chuàng)建工程圖4-4將所有相關(guān)的文件都加入進(jìn)此工程

第4頁/共116頁4.1QuartusII設(shè)計(jì)流程2.創(chuàng)建工程圖4-5選擇目標(biāo)器件EP1C6Q240C8第5頁/共116頁4.1QuartusII設(shè)計(jì)流程3．編譯前設(shè)置圖4-6選擇配置器件的工作方式

第6頁/共116頁4.1QuartusII設(shè)計(jì)流程3．編譯前設(shè)置圖4-7選擇配置器件和編程方式

第7頁/共116頁圖4-8全程編譯后出現(xiàn)報(bào)錯(cuò)信息

4．全程編譯第8頁/共116頁4.1QuartusII設(shè)計(jì)流程圖4-9選擇編輯矢量波形文件

5．時(shí)序仿真第9頁/共116頁4.1QuartusII設(shè)計(jì)流程圖4-10波形編輯器

5．時(shí)序仿真第10頁/共116頁4.1QuartusII設(shè)計(jì)流程圖4-11設(shè)置仿真時(shí)間長度

5．時(shí)序仿真第11頁/共116頁4.1QuartusII設(shè)計(jì)流程圖4-12.vwf激勵(lì)波形文件存盤

5．時(shí)序仿真第12頁/共116頁4.1QuartusII設(shè)計(jì)流程圖4-13向波形編輯器拖入信號(hào)節(jié)點(diǎn)

4.1.2創(chuàng)建工程第13頁/共116頁4.1QuartusII設(shè)計(jì)流程圖4-14設(shè)置時(shí)鐘CLK的周期

5．時(shí)序仿真第14頁/共116頁4.1QuartusII設(shè)計(jì)流程圖4-15設(shè)置好的激勵(lì)波形圖

5．時(shí)序仿真第15頁/共116頁4.1QuartusII設(shè)計(jì)流程圖4-16選擇總線數(shù)據(jù)格式

5．時(shí)序仿真第16頁/共116頁4.1QuartusII設(shè)計(jì)流程圖4-17選擇仿真控制

5．時(shí)序仿真第17頁/共116頁4.1QuartusII設(shè)計(jì)流程圖4-18仿真波形輸出

5．時(shí)序仿真第18頁/共116頁4.1QuartusII設(shè)計(jì)流程圖4-19選擇全時(shí)域顯示

5．時(shí)序仿真第19頁/共116頁4.1QuartusII設(shè)計(jì)流程圖4-20AssignmentEditor編輯器

6．觀察RTL電路7．引腳鎖定和下載第20頁/共116頁4.1QuartusII設(shè)計(jì)流程圖4-21表格方式引腳鎖定對話框圖

7．引腳鎖定和下載第21頁/共116頁4.1QuartusII設(shè)計(jì)流程4-22圖形方式引腳鎖定對話框

7．引腳鎖定和下載第22頁/共116頁4.1QuartusII設(shè)計(jì)流程圖4-23選擇編程下載文件

8．編程下載第23頁/共116頁4.1QuartusII設(shè)計(jì)流程圖4-24加入編程下載方式

8．編程下載第24頁/共116頁4.1QuartusII設(shè)計(jì)流程圖4-25雙擊選中的編程方式名

8．編程下載第25頁/共116頁4.1QuartusII設(shè)計(jì)流程圖4-26ByteBlaster

II接口AS模式編程窗口

9．AS模式編程第26頁/共116頁4.1QuartusII設(shè)計(jì)流程圖4-27選擇目標(biāo)器件EP1C6Q24010．JTAG間接模式編程第27頁/共116頁4.1QuartusII設(shè)計(jì)流程圖4-28選定SOF文件后，選擇文件壓縮

10．JTAG間接模式編程第28頁/共116頁4.1QuartusII設(shè)計(jì)流程圖4-29用JTAG模式對配置器件EPCS1進(jìn)行間接編程

10．JTAG間接模式編程第29頁/共116頁4.2嵌入式邏輯分析儀圖4-30SignalTap

II編輯窗

1．打開SignalTap

II編輯窗第30頁/共116頁4.2嵌入式邏輯分析儀圖4-31SignalTapII編輯窗

2．調(diào)入待測信號(hào)3．SignalTapII參數(shù)設(shè)置第31頁/共116頁4.2嵌入式邏輯分析儀圖4-32下載cnt10.sof并準(zhǔn)備啟動(dòng)SignalTap

II

4．文件存盤

5．編譯下載

6．啟動(dòng)SignalTap

II進(jìn)行采樣與分析

第32頁/共116頁4.2嵌入式邏輯分析儀圖4-33SignalTap

II數(shù)據(jù)窗設(shè)置后的信號(hào)波形6．啟動(dòng)SignalTap

II進(jìn)行采樣與分析

第33頁/共116頁4.3編輯SignalTapII的觸發(fā)信號(hào)

圖4-34選擇高級(jí)觸發(fā)條件第34頁/共116頁4.3編輯SignalTapII的觸發(fā)信號(hào)

圖4-35進(jìn)入“觸發(fā)條件函數(shù)編輯”窗口

第35頁/共116頁4.3編輯SignalTapII的觸發(fā)信號(hào)

圖4-36編輯觸發(fā)函數(shù)第36頁/共116頁4.4LPM_ROM宏模塊應(yīng)用

圖4-37正弦信號(hào)發(fā)生器結(jié)構(gòu)框圖4.4.1工作原理第37頁/共116頁4.4LPM_ROM宏模塊應(yīng)用

4.4.2定制初始化數(shù)據(jù)文件

1．建立.mif格式文件【例4-1】WIDTH=8;DEPTH=64;ADDRESS_RADIX=HEX;DATA_RADIX=HEX;CONTENTBEGIN0:FF;1:FE;2:FC;3:F9;4:F5;…（數(shù)據(jù)略去）3D:FC;3E:FE;3F:FF;END;第38頁/共116頁4.4LPM_ROM宏模塊應(yīng)用

4.4.2定制初始化數(shù)據(jù)文件

1．建立.mif格式文件【例4-2】#include<stdio.h>#include"math.h"main(){inti;floats;for(i=0;i<1024;i++){s=sin(atan(1)*8*i/1024);printf("%d:%d;\n",i,(int)((s+1)*1023/2));}}把上述程序編譯成程序后，可在DOS命令行下執(zhí)行命令：romgen>sin_rom.mif;第39頁/共116頁4.4LPM_ROM宏模塊應(yīng)用

4.4.2定制初始化數(shù)據(jù)文件

2．建立.hex格式文件

圖4-38將波形數(shù)據(jù)填入mif文件表中第40頁/共116頁4.4LPM_ROM宏模塊應(yīng)用

圖4-39ASM格式建hex文件

第41頁/共116頁4.4LPM_ROM宏模塊應(yīng)用

4.4.2定制初始化數(shù)據(jù)文件

2．建立.hex格式文件

圖4-40sdata.hex文件的放置路徑

第42頁/共116頁4.4LPM_ROM宏模塊應(yīng)用

4.4.3定制LPM_ROM元件

圖4-41定制新的宏功能塊第43頁/共116頁4.4LPM_ROM宏模塊應(yīng)用

4.4.3定制LPM_ROM元件

圖4-42LPM宏功能塊設(shè)定

第44頁/共116頁4.4LPM_ROM宏模塊應(yīng)用

4.4.3定制LPM_ROM元件

圖4-43選擇data_rom模塊數(shù)據(jù)線和地址線寬第45頁/共116頁4.4LPM_ROM宏模塊應(yīng)用

4.4.3定制LPM_ROM元件

圖4-44選擇地址鎖存信號(hào)inclock

第46頁/共116頁4.4LPM_ROM宏模塊應(yīng)用

4.4.3定制LPM_ROM元件

圖4-45調(diào)入ROM初始化數(shù)據(jù)文件并選擇在系統(tǒng)讀寫功能第47頁/共116頁4.4LPM_ROM宏模塊應(yīng)用

4.4.3定制LPM_ROM元件

圖4-46LPM_ROM設(shè)計(jì)完成

第48頁/共116頁4.4LPM_ROM宏模塊應(yīng)用

【例4-3】LIBRARYieee;USEieee.std_logic_1164.all;LIBRARYaltera_mf;USEaltera_mf.altera_mf_components.all;--使用宏功能庫中的所有元件ENTITYdata_romIS PORT(address :INSTD_LOGIC_VECTOR(5DOWNTO0); inclock :INSTD_LOGIC; q :OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDdata_rom;ARCHITECTURESYNOFdata_romIS SIGNALsub_wire0 :STD_LOGIC_VECTOR(7DOWNTO0); COMPONENTaltsyncram--例化altsyncram元件，調(diào)用了LPM模塊altsyncram GENERIC(--參數(shù)傳遞語句

intended_device_family :STRING;--類屬參量數(shù)據(jù)類型定義

width_a :NATURAL; widthad_a :NATURAL; numwords_a :NATURAL; operation_mode :STRING; outdata_reg_a :STRING; address_aclr_a :STRING; outdata_aclr_a :STRING; width_byteena_a :NATURAL; init_file :STRING; lpm_hint :STRING; lpm_type :STRING ); PORT( clock0 :INSTD_LOGIC;--altsyncram元件接口聲明

address_a :INSTD_LOGIC_VECTOR(5DOWNTO0); q_a :OUTSTD_LOGIC_VECTOR(7DOWNTO0)); ENDCOMPONENT;(接下頁）第49頁/共116頁4.4LPM_ROM宏模塊應(yīng)用

BEGIN q<=sub_wire0(7DOWNTO0); altsyncram_component:altsyncram GENERICMAP(intended_device_family=>"Cyclone",--參數(shù)傳遞映射

width_a=>8,--數(shù)據(jù)線寬度8 widthad_a=>6,--地址線寬度6 numwords_a=>64,--數(shù)據(jù)數(shù)量64 operation_mode=>"ROM",--LPM模式ROM outdata_reg_a=>"UNREGISTERED",--輸出無鎖存

address_aclr_a=>"NONE",--無異步地址清0 outdata_aclr_a=>"NONE",--無輸出鎖存異步清0 width_byteena_a=>1,--byteena_a輸入口寬度1

init_file=>"./dataHEX/SDATA.hex",--ROM初始化數(shù)據(jù)文件，此處已修改過

lpm_hint=>"ENABLE_RUNTIME_MOD=YES,INSTANCE_NAME=NONE", lpm_type=>"altsyncram")--LPM類型

PORTMAP(clock0=>inclock,address_a=>address,q_a=>sub_wire0);ENDSYN;第50頁/共116頁4.4LPM_ROM宏模塊應(yīng)用

4.4.4完成頂層設(shè)計(jì)【例4-4】正弦信號(hào)發(fā)生器頂層設(shè)計(jì)LIBRARYIEEE;--正弦信號(hào)發(fā)生器源文件USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYSINGTISPORT(CLK:INSTD_LOGIC;--信號(hào)源時(shí)鐘

DOUT:OUTSTD_LOGIC_VECTOR(7DOWNTO0));--8位波形數(shù)據(jù)輸出END;ARCHITECTUREDACCOFSINGTISCOMPONENTdata_rom--調(diào)用波形數(shù)據(jù)存儲(chǔ)器LPM_ROM文件：data_rom.vhd聲明

PORT(address:INSTD_LOGIC_VECTOR(5DOWNTO0);--6位地址信號(hào)

inclock:INSTD_LOGIC;--地址鎖存時(shí)鐘

q:OUTSTD_LOGIC_VECTOR(7DOWNTO0) );ENDCOMPONENT;SIGNALQ1:STD_LOGIC_VECTOR(5DOWNTO0);--設(shè)定內(nèi)部節(jié)點(diǎn)作為地址計(jì)數(shù)器

BEGINPROCESS(CLK)--LPM_ROM地址發(fā)生器進(jìn)程

BEGINIFCLK'EVENTANDCLK='1'THENQ1<=Q1+1;--Q1作為地址發(fā)生器計(jì)數(shù)器ENDIF;ENDPROCESS;u1:data_romPORTMAP(address=>Q1,q=>DOUT,inclock=>CLK);--例化END;第51頁/共116頁4.4LPM_ROM宏模塊應(yīng)用

4.4.4完成頂層設(shè)計(jì)圖4-47仿真波形輸出第52頁/共116頁4.4LPM_ROM宏模塊應(yīng)用

4.4.4完成頂層設(shè)計(jì)圖4-48嵌入式邏輯分析儀獲得的波形

第53頁/共116頁4.5In-SystemMemoryContentEditor應(yīng)用

圖4-49In-SystemMemoryContentEditor編輯窗第54頁/共116頁4.5In-SystemMemoryContentEditor應(yīng)用

圖4-50與實(shí)驗(yàn)系統(tǒng)上的FPGA通信正常情況下的編輯窗界面

第55頁/共116頁4.5In-SystemMemoryContentEditor應(yīng)用

圖4-51從FPGA中的ROM讀取波形數(shù)據(jù)第56頁/共116頁4.5In-SystemMemoryContentEditor應(yīng)用

圖4-52編輯波形數(shù)據(jù)第57頁/共116頁4.5In-SystemMemoryContentEditor應(yīng)用

圖4-53下載編輯數(shù)據(jù)后的SignalTap

II采樣波形第58頁/共116頁4.6LPM_RAM/FIFO的定制與應(yīng)用

圖4-54編輯定制RAM

4.6.1LPM_RAM定制第59頁/共116頁4.6LPM_RAM/FIFO的定制與應(yīng)用

圖4-55LPM_RAM的仿真波形

4.6.1LPM_RAM定制第60頁/共116頁4.6LPM_RAM/FIFO的定制與應(yīng)用

圖4-56FIFO編輯窗4.6.2FIFO定制

第61頁/共116頁4.6LPM_RAM/FIFO的定制與應(yīng)用

圖4-57FIFO的仿真波形

4.6.2FIFO定制

第62頁/共116頁4.7LPM嵌入式鎖相環(huán)調(diào)用

圖4-58選擇參考時(shí)鐘為20MHz1．建立嵌入式鎖相環(huán)元件第63頁/共116頁4.7LPM嵌入式鎖相環(huán)調(diào)用

圖4-59選擇控制信號(hào)

1．建立嵌入式鎖相環(huán)元件第64頁/共116頁4.7LPM嵌入式鎖相環(huán)調(diào)用

圖4-60選擇e0的輸出頻率為210MHz2．測試鎖相環(huán)

第65頁/共116頁4.7LPM嵌入式鎖相環(huán)調(diào)用

圖4-61PLL元件的仿真波形

2．測試鎖相環(huán)

第66頁/共116頁4.7LPM嵌入式鎖相環(huán)調(diào)用

2．測試鎖相環(huán)

...;ENTITYDDS_VHDLISPORT(CLKK:INSTD_LOGIC;--此時(shí)鐘進(jìn)入鎖相環(huán)

FWORD:INSTD_LOGIC_VECTOR(7DOWNTO0);...;ARCHITECTUREoneOFDDS_VHDLISCOMPONENTPLLU--調(diào)入PLL聲明

PORT( inclk0:INSTD_LOGIC:='0'; c0:OUTSTD_LOGIC );ENDCOMPONENT;COMPONENTREG32B...;BEGIN...;u6:SIN_ROMPORTMAP(address=>D32B(31DOWNTO22),q=>POUT,inclock=>CLK);u7:PLL20PORTMAP(inclk0=>CLKK,c0=>CLK);--例化END;第67頁/共116頁4.8IP核NCO使用方法

圖4-62安裝NCO核第68頁/共116頁4.8IP核NCO使用方法

圖4-63確定安裝路徑

第69頁/共116頁4.8IP核NCO使用方法

圖4-64開始Core的工程路徑

第70頁/共116頁4.8IP核NCO使用方法

圖4-65確定工程路徑和工程名

第71頁/共116頁4.8IP核NCO使用方法

圖4-66打開Core用戶庫設(shè)置窗

第72頁/共116頁4.8IP核NCO使用方法

圖4-67選中確定路徑上的NCO庫

第73頁/共116頁4.8IP核NCO使用方法

圖4-68加入NCO庫

第74頁/共116頁4.8IP核NCO使用方法

圖4-69已經(jīng)在工程中加入NCO庫

第75頁/共116頁4.8IP核NCO使用方法

圖4-70打開Core設(shè)置管理窗

第76頁/共116頁4.8IP核NCO使用方法

圖4-71開始進(jìn)入Core參數(shù)設(shè)置窗Toolbench

第77頁/共116頁4.8IP核NCO使用方法

圖4-72設(shè)置NCO參數(shù)

第78頁/共116頁4.8IP核NCO使用方法

圖4-73設(shè)置NCO參數(shù)

第79頁/共116頁4.8IP核NCO使用方法

圖4-74完成NCO參數(shù)設(shè)置并生成設(shè)計(jì)文件后的信息窗

第80頁/共116頁4.8IP核NCO使用方法

圖4-75加入NCO的授權(quán)文件

第81頁/共116頁4.9原理圖設(shè)計(jì)方法

圖4-76元件輸入對話框

1.為本項(xiàng)工程設(shè)計(jì)建立文件夾2.輸入設(shè)計(jì)項(xiàng)目和存盤

第82頁/共116頁4.9原理圖設(shè)計(jì)方法

圖4-77將所需元件全部調(diào)入原理圖編輯窗并連接好

3.將設(shè)計(jì)項(xiàng)目設(shè)置成可調(diào)用的元件

第83頁/共116頁4.9原理圖設(shè)計(jì)方法

圖4-78連接好的全加器原理圖f_adder.bdf4.設(shè)計(jì)全加器頂層文件第84頁/共116頁4.9原理圖設(shè)計(jì)方法

圖4-79f_adder.bdf工程設(shè)置窗

5.將設(shè)計(jì)項(xiàng)目設(shè)置成工程和時(shí)序仿真

第85頁/共116頁4.9原理圖設(shè)計(jì)方法

圖4-80加入本工程所有文件

5.將設(shè)計(jì)項(xiàng)目設(shè)置成工程和時(shí)序仿真

第86頁/共116頁4.9原理圖設(shè)計(jì)方法

圖4-81全加器工程f_adder的仿真波形文件

5.將設(shè)計(jì)項(xiàng)目設(shè)置成工程和時(shí)序仿真

第87頁/共116頁4.10流水線乘法器的混合輸入設(shè)計(jì)

【例4-5】LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYADDER16BISPORT(CIN:INSTD_LOGIC;A，B:INSTD_LOGIC_VECTOR(15DOWNTO0);S:OUTSTD_LOGIC_VECTOR(15DOWNTO0);COUT:OUTSTD_LOGIC);ENDADDER16B;ARCHITECTUREbehavOFADDER16BISSIGNALSINT:STD_LOGIC_VECTOR(16DOWNTO0); SIGNALAA,BB:STD_LOGIC_VECTOR(16DOWNTO0);BEGIN AA<='0'&A; BB<='0'&B;SINT<=AA+BB+CIN;S<=SINT(15DOWNTO0);COUT<=SINT(4);ENDbehav;第88頁/共116頁4.10流水線乘法器的混合輸入設(shè)計(jì)圖4-82在原理圖編輯窗加入LPM元件

第89頁/共116頁4.10流水線乘法器的混合輸入設(shè)計(jì)圖4-83將LPM乘法器設(shè)置為流水線工作方式第90頁/共116頁4.10流水線乘法器的混合輸入設(shè)計(jì)圖4-84乘法累加器電路

第91頁/共116頁4.10流水線乘法器的混合輸入設(shè)計(jì)圖4-85muladd工程仿真波形

第92頁/共116頁4.10流水線乘法器的混合輸入設(shè)計(jì)圖4-86對乘法器選擇不同設(shè)置后的編譯報(bào)告

第93頁/共116頁習(xí)題4-1.

如果不使用MegaWizardPlug-InManager工具，如何在自己的設(shè)計(jì)中調(diào)用LPM模塊？以計(jì)數(shù)器lpm_counter為例，寫出調(diào)用該模塊的程序，其中參數(shù)自定。4-2.LPM_ROM、LPM_RAM、LPM_FIFO等模塊與FPGA中嵌入的EAB，ESB，M4K有怎樣的聯(lián)系關(guān)系？4-3.

參考QuartusII的Help（Contents），詳細(xì)說明LPM元件altcam、altsyncram、lpm_fifo、lpm_shiftreg的使用方法，以及其中各參量的含義和設(shè)置方法。4-4.如果要設(shè)計(jì)一8051單片機(jī)，如何為它配置含有匯編程序代碼的ROM（文件）？4-5.

將例4-4的頂層程序和例4-3的ROM程序合并成為一個(gè)程序，要求用例化語句直接調(diào)用LPM模塊altsyncram。編譯驗(yàn)證，使之功能與原設(shè)計(jì)相同。4-6.

根據(jù)例3-23設(shè)計(jì)8位左移移位寄存器，給出時(shí)序仿真波形。4-7.

歸納利用QuartusII進(jìn)行VHDL文本輸入設(shè)計(jì)的流程：從文件輸入一直到SignalTapII測試。4-8.

如何為設(shè)計(jì)中的SignalTapII加入獨(dú)立采用時(shí)鐘？試給出完整的程序和對它的實(shí)測結(jié)果。第94頁/共116頁習(xí)題4-9.

參考Quartus

II的Help，詳細(xì)說明Assignments菜單中Settings對話框的功能。（1）說明其中的TimingRequirements&Qptions的功能、使用方法和檢測途徑。（2）說明其中的CompilationProcess的功能和使用方法。（3）說明Analysis&SynthesisSetting的功能和使用方法，以及其中的SynthesisNetlistOptimization的功能和使用方法。（4）說明FitterSettings中的DesignAssistant和Simulator功能，舉例說明它們的使用方法。4-10.

概述Assignments菜單中AssignmentEditor的功能，舉例說明。4-11.

用74148和與非門實(shí)現(xiàn)8421BCD優(yōu)先編碼器，用3片74139組成一個(gè)5-24線譯碼器。4-12.

用74283加法器和邏輯門設(shè)計(jì)實(shí)現(xiàn)一位8421BCD碼加法器電路，輸入輸出均是BCD碼，CI為低位的進(jìn)位信號(hào)，CO為高位的進(jìn)位信號(hào)，輸入為兩個(gè)1位十進(jìn)制數(shù)A，輸出用S表示。4-13.

設(shè)計(jì)一個(gè)7人表決電路，參加表決者7人，同意為1，不同意為0，同意者過半則表決通過，綠指示燈亮；表決不通過則紅指示燈亮。4-14.

設(shè)計(jì)一個(gè)周期性產(chǎn)生二進(jìn)制序列01001011001的序列發(fā)生器，用移位寄存器或用同步時(shí)序電路實(shí)現(xiàn)，并用時(shí)序仿真器驗(yàn)證其功能。

第95頁/共116頁實(shí)驗(yàn)與設(shè)計(jì)4-1.組合電路的設(shè)計(jì)實(shí)驗(yàn)?zāi)康模菏煜uartusⅡ的VHDL文本設(shè)計(jì)流程全過程，學(xué)習(xí)簡單組合電路的設(shè)計(jì)、多層次電路設(shè)計(jì)、仿真和硬件測試。

實(shí)驗(yàn)內(nèi)容1：首先利用QuartusⅡ完成2選1多路選擇器（例3-3）的文本編輯輸入(mux21a.vhd)和仿真測試等步驟，給出圖3-3所示的仿真波形。最后在實(shí)驗(yàn)系統(tǒng)上進(jìn)行硬件測試，驗(yàn)證本項(xiàng)設(shè)計(jì)的功能。

實(shí)驗(yàn)內(nèi)容2：將此多路選擇器看成是一個(gè)元件mux21a，利用元件例化語句描述圖3-18，并將此文件放在同一目錄中。

第96頁/共116頁實(shí)驗(yàn)與設(shè)計(jì)以下是部分參考程序：...COMPONENTMUX21APORT(a，b，s:INSTD_LOGIC;y:OUTSTD_LOGIC);ENDCOMPONENT；...u1:MUX21APORTMAP(a=>a2，b=>a3，s=>s0，y=>tmp);u2:MUX21APORTMAP(a=>a1，b=>tmp，s=>s1，y=>outy);ENDARCHITECTUREBHV;按照本章給出的步驟對上例分別進(jìn)行編譯、綜合、仿真。并對其仿真波形作出分析說明。

第97頁/共116頁實(shí)驗(yàn)與設(shè)計(jì)

實(shí)驗(yàn)任務(wù)3：引腳鎖定以及硬件下載測試。建議選實(shí)驗(yàn)電路模式5，用鍵1(PIO0)控制s0；用鍵2(PIO1)控制s1；a3、a2和a1分別接clock5、clock0和clock2；輸出信號(hào)outy仍接揚(yáng)聲器spker。通過短路帽選擇clock0接256Hz信號(hào)，clock5接1024Hz，clock2接8Hz信號(hào)。最后進(jìn)行編譯、下載和硬件測試實(shí)驗(yàn)（通過選擇鍵1、鍵2，控制s0、s1，可使揚(yáng)聲器輸出不同音調(diào)）。實(shí)驗(yàn)報(bào)告：根據(jù)以上的實(shí)驗(yàn)內(nèi)容寫出實(shí)驗(yàn)報(bào)告，包括程序設(shè)計(jì)、軟件編譯、仿真分析、硬件測試和詳細(xì)實(shí)驗(yàn)過程；給出程序分析報(bào)告、仿真波形圖及其分析報(bào)告。附加內(nèi)容：根據(jù)本實(shí)驗(yàn)以上提出的各項(xiàng)實(shí)驗(yàn)內(nèi)容和實(shí)驗(yàn)要求，設(shè)計(jì)1位全加器。首先用QuartusII完成以上給出的全加器的設(shè)計(jì)，包括仿真和硬件測試。實(shí)驗(yàn)要求分別仿真測試底層硬件或門和半加器，最后完成頂層文件全加器的設(shè)計(jì)和測試，給出設(shè)計(jì)原程序，程序分析報(bào)告、仿真波形圖及其分析報(bào)告。實(shí)驗(yàn)習(xí)題：以1位二進(jìn)制全加器為基本元件，用例化語句寫出8位并行二進(jìn)制全加器的頂層文件，并討論此加法器的電路特性。

第98頁/共116頁實(shí)驗(yàn)與設(shè)計(jì)實(shí)驗(yàn)4-2.時(shí)序電路的設(shè)計(jì)

實(shí)驗(yàn)?zāi)康模菏煜uartusⅡ的VHDL文本設(shè)計(jì)過程，學(xué)習(xí)簡單時(shí)序電路的設(shè)計(jì)、仿真和測試。

實(shí)驗(yàn)任務(wù)1：設(shè)計(jì)觸發(fā)器(使用例3-6)，給出程序設(shè)計(jì)、軟件編譯、仿真分析、硬件測試及詳細(xì)實(shí)驗(yàn)過程。

實(shí)驗(yàn)任務(wù)2：設(shè)計(jì)鎖存器(使用例3-14)，同樣給出程序設(shè)計(jì)、軟件編譯、仿真分析、硬件測試及詳細(xì)實(shí)驗(yàn)過程。

實(shí)驗(yàn)任務(wù)3：只用一個(gè)1位二進(jìn)制全加器為基本元件和一些輔助的時(shí)序電路，設(shè)計(jì)一個(gè)8位串行二進(jìn)制全加器。提示：此加法器有并/串和串/并移位寄存器各一。

實(shí)驗(yàn)報(bào)告：分析比較實(shí)驗(yàn)內(nèi)容1和2的仿真和實(shí)測結(jié)果，說明這兩種電路的異同點(diǎn)。第99頁/共116頁實(shí)驗(yàn)與設(shè)計(jì)實(shí)驗(yàn)4-3.含異步清0和同步時(shí)鐘使能的加法計(jì)數(shù)器的設(shè)計(jì)

實(shí)驗(yàn)?zāi)康模簩W(xué)習(xí)計(jì)數(shù)器的設(shè)計(jì)、仿真和硬件測試，進(jìn)一步熟悉VHDL設(shè)計(jì)技術(shù)。

實(shí)驗(yàn)原理：實(shí)驗(yàn)程序?yàn)槔?-22，實(shí)驗(yàn)原理參考3.5節(jié)，設(shè)計(jì)流程參考本章。

實(shí)驗(yàn)任務(wù)1：在QuartusⅡ上對例3-22進(jìn)行編輯、編譯、綜合、適配、仿真。說明例中各語句的作用，詳細(xì)描述示例的功能特點(diǎn)，給出其所有信號(hào)的時(shí)序仿真波形。

實(shí)驗(yàn)任務(wù)2：引腳鎖定以及硬件下載測試。引腳鎖定后進(jìn)行編譯、下載和硬件測試實(shí)驗(yàn)。將實(shí)驗(yàn)過程和實(shí)驗(yàn)結(jié)果寫進(jìn)實(shí)驗(yàn)報(bào)告。

實(shí)驗(yàn)任務(wù)3：使用SignalTapII對此計(jì)數(shù)器進(jìn)行實(shí)時(shí)測試。

實(shí)驗(yàn)任務(wù)4：從設(shè)計(jì)中去除SignalTapII，要求全程編譯后生成用于配置器件EPCS1編程的壓縮POF文件，并使用USB-Blaster，通過JTAG間接模式對實(shí)驗(yàn)板上的EPCS1進(jìn)行編程，最后進(jìn)行驗(yàn)證。

實(shí)驗(yàn)任務(wù)5：為此項(xiàng)設(shè)計(jì)加入一個(gè)可用于SignalTapII采樣的獨(dú)立的時(shí)鐘輸入端（采用時(shí)鐘選擇clock0=12MHz，計(jì)數(shù)器時(shí)鐘CLK分別選擇256Hz、16384Hz、6MHz），并進(jìn)行實(shí)時(shí)測試。實(shí)驗(yàn)思考題：在例3-22中是否可以不定義信號(hào)CQI，而直接用輸出端口信號(hào)完成加法運(yùn)算，即：CQ<=CQ+1？為什么？

實(shí)驗(yàn)報(bào)告：將實(shí)驗(yàn)原理、設(shè)計(jì)過程、編譯仿真波形和分析結(jié)果、硬件測試實(shí)驗(yàn)結(jié)果寫進(jìn)實(shí)驗(yàn)報(bào)告。一些輔助的時(shí)序電路，設(shè)計(jì)一個(gè)8位串行二進(jìn)制全加器，要求：

第100頁/共116頁實(shí)驗(yàn)與設(shè)計(jì)實(shí)驗(yàn)4-4.用原理圖輸入法設(shè)計(jì)8位全加器

實(shí)驗(yàn)?zāi)康模菏煜だ肣uartusⅡ的原理圖輸入方法設(shè)計(jì)簡單組合電路，掌握層次化設(shè)計(jì)的方法，并通過一個(gè)8位全加器的設(shè)計(jì)把握利用EDA軟件進(jìn)行原理圖輸入方式的電子線路設(shè)計(jì)的詳細(xì)流程。實(shí)驗(yàn)原理：一個(gè)8位全加器可以由8個(gè)1位全加器構(gòu)成，加法器間的進(jìn)位可以串行方式實(shí)現(xiàn)，即將低位加法器的進(jìn)位輸出cout與相臨的高位加法器的最低進(jìn)位輸入信號(hào)cin相接。而一個(gè)1位全加器可以按照4.9節(jié)介紹的方法來完成。

實(shí)驗(yàn)任務(wù)1：完成半加器和全加器的設(shè)計(jì)，包括原理圖輸入、編譯、綜合、適配、仿真、實(shí)驗(yàn)板上的硬件測試，并將此全加器電路設(shè)置成一個(gè)硬件符號(hào)入庫。鍵1、鍵2、鍵3(PIO0/1/2)分別接ain、bin、cin；發(fā)光管D2、D1(PIO9/8)分別接sum和cout。

實(shí)驗(yàn)任務(wù)2：建立一個(gè)更高層次的原理圖設(shè)計(jì)，利用以上獲得的1位全加器構(gòu)成8位全加器，并完成編譯、綜合、適配、仿真和硬件測試。建議選擇電路模式1；鍵2、鍵1輸入8位加數(shù)；鍵4、鍵3輸入8位被加數(shù)；數(shù)碼6/5顯示加和；D8顯示進(jìn)位cout。

實(shí)驗(yàn)報(bào)告：詳細(xì)敘述8位加法器的設(shè)計(jì)流程；給出各層次的原理圖及其對應(yīng)的仿真波形圖；給出加法器的時(shí)序分析情況；最后給出硬件測試流程和結(jié)果。

第101頁/共116頁實(shí)驗(yàn)與設(shè)計(jì)實(shí)驗(yàn)4-5.正弦信號(hào)發(fā)生器設(shè)計(jì)

實(shí)驗(yàn)?zāi)康模哼M(jìn)一步熟悉QuartusII及其LPM_ROM與FPGA硬件資源的使用方法。

實(shí)驗(yàn)原理：參考本章4.4節(jié)相關(guān)內(nèi)容。

實(shí)驗(yàn)內(nèi)容1：根據(jù)例4-4，在QuartusII上完成正弦信號(hào)發(fā)生器設(shè)計(jì)，包括仿真和資源利用情況了解（假設(shè)利用Cyclone器件）。最后在實(shí)驗(yàn)系統(tǒng)上實(shí)測，包括SignalTapII測試、FPGA中ROM的在系統(tǒng)數(shù)據(jù)讀寫測試和利用示波器測試。最后完成EPCSx配置器件的編程

實(shí)驗(yàn)內(nèi)容2：按照圖4-87所示，用原理圖方法設(shè)計(jì)正弦信號(hào)發(fā)生器，要調(diào)用3個(gè)LPM模塊來構(gòu)成：1、PLL，輸入頻率20MHz，32MHz單頻率輸出；2、6位二進(jìn)制計(jì)數(shù)器；3、LPM_ROM，加載的波形數(shù)據(jù)同上。注意，硬件實(shí)現(xiàn)時(shí)可以通過SignalTapII觀察波形，波形必須用高速DAC5651輸出。

實(shí)驗(yàn)內(nèi)容3：修改例4-3的數(shù)據(jù)ROM文件，設(shè)其數(shù)據(jù)線寬度為8，地址線寬度也為8，初始化數(shù)據(jù)文件使用MIF格式，用C程序產(chǎn)生正弦信號(hào)數(shù)據(jù)，最后完成以上相同的實(shí)驗(yàn)。

實(shí)驗(yàn)內(nèi)容4：設(shè)計(jì)一任意波形信號(hào)發(fā)生器，可以使用LPM雙口RAM擔(dān)任波形數(shù)據(jù)存儲(chǔ)器，利用單片機(jī)產(chǎn)生所需要的波形數(shù)據(jù)，然后輸向FPGA中的RAM（可以利用GW48系統(tǒng)上與FPGA接口的單片機(jī)完成此實(shí)驗(yàn)，D/A可利用系統(tǒng)上配置的0832或5651高速器件）。

實(shí)驗(yàn)報(bào)告：根據(jù)以上的實(shí)驗(yàn)內(nèi)容寫出實(shí)驗(yàn)報(bào)告，包括設(shè)計(jì)原理、程序設(shè)計(jì)、程序分析、仿真分析、硬件測試和詳細(xì)實(shí)驗(yàn)過程。第102頁/共116頁實(shí)驗(yàn)與設(shè)計(jì)實(shí)驗(yàn)4-5.正弦信號(hào)發(fā)生器設(shè)計(jì)

圖4-87調(diào)用了PLL元件信號(hào)發(fā)生器原理第103頁/共116頁實(shí)驗(yàn)與設(shè)計(jì)實(shí)驗(yàn)4-6.七段數(shù)碼顯示譯碼器設(shè)計(jì)

實(shí)驗(yàn)?zāi)康模簩W(xué)習(xí)7段數(shù)碼顯示譯碼器設(shè)計(jì)；學(xué)習(xí)VHDL的CASE語句應(yīng)用及多層次設(shè)計(jì)方法。

實(shí)驗(yàn)原理：7段數(shù)碼是純組合電路，通常的小規(guī)模專用IC，如74或4000系列的器件只能作十進(jìn)制BCD碼譯碼，然而數(shù)字系統(tǒng)中的數(shù)據(jù)處理和運(yùn)算都是2進(jìn)制的，所以輸出表達(dá)都是16進(jìn)制的，為了滿足16進(jìn)制數(shù)的譯碼顯示，最方便的方法就是利用譯碼程序在FPGA/CPLD中來實(shí)現(xiàn)。例4-6作為7段譯碼器，輸出信號(hào)LED7S的7位分別接如圖8-49數(shù)碼管的7個(gè)段，高位在左，低位在右。例如當(dāng)LED7S輸出為“1101101”時(shí)，數(shù)碼管的7個(gè)段：g、f、e、d、c、b、a分別接1、1、0、1、1、0、1；接有高電平的段發(fā)亮，于是數(shù)碼管顯示“5”。注意，這里沒有考慮表示小數(shù)點(diǎn)的發(fā)光管，如果要考慮，需要增加段h，例3-29中的LED7S:OUTSTD_LOGIC_VECTOR(6DOWNTO0)應(yīng)改為...(7DOWNTO0)。

實(shí)驗(yàn)任務(wù)1：說明例4-6中各語句的含義，以及該例的整體功能。在QuartusII上對該例進(jìn)行編輯、編譯、綜合、適配、仿真，給出其所有信號(hào)的時(shí)序仿真波形。提示：用輸入總線的方式給出輸入信號(hào)仿真數(shù)據(jù)，仿真波形示例圖如圖4-88所示。第104頁/共116頁實(shí)驗(yàn)與設(shè)計(jì)實(shí)驗(yàn)4-6.七段數(shù)碼顯示譯碼器設(shè)計(jì)

圖4-887段譯碼器仿真波形第105頁/共116頁實(shí)驗(yàn)與設(shè)計(jì)實(shí)驗(yàn)4-6.七段數(shù)碼顯示譯碼器設(shè)計(jì)

【例4-6】LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYDECL7SISPORT(A:INSTD_LOGIC_VECTOR(3DOWNTO0);LED7S:OUTSTD_LOGIC_VECTOR(6DOWNTO0));END;ARCHITECTUREoneOFDECL7SISBEGINPROCESS(A)BEGINCASEAISWHEN"0000"=>LED7S<="0111111";WHEN"0001"=>LED7S<="0000110";WHEN"0010"=>LED7S<="1011011";WHEN"0011"=>LED7S<="1001111";WHEN"0100"=>LED7S<="1100110";WHEN"0101"=>LED7S<="1101101";WHEN"0110"=>LED7S<="1111101";WHEN"0111"=>LED7S<="0000111";WHEN"1000"=>LED7S<="1111111";WHEN"1001"=>LED7S<="1101111";WHEN"1010"=>LED7S<="1110111";WHEN"1011"=>LED7S<="1111100";WHEN"1100"=>LED7S<="0111001";WHEN"1101"=>LED7S<="1011110";WHEN"1110"=>LED7S<="1111001";WHEN"1111"=>LED7S<="1110001";WHENOTHERS=>NULL;ENDCASE;ENDPROCESS;END;第106頁/共116頁實(shí)驗(yàn)與設(shè)計(jì)實(shí)驗(yàn)4-6.七段數(shù)碼顯示譯碼器設(shè)計(jì)

實(shí)驗(yàn)任務(wù)2：引腳鎖定及硬件測試。建議選GW48系統(tǒng)的實(shí)驗(yàn)電路模式6，用數(shù)碼8顯示譯碼輸出(PIO46-PIO40)，鍵8、鍵7、鍵6和鍵5四位控制輸入，硬件驗(yàn)證譯碼器的工作性能。

實(shí)驗(yàn)任務(wù)3：用第3章介紹的例化語句，按圖4-90的方式連接成頂層設(shè)計(jì)電路（用VHDL表述），圖中的CNT4B是一個(gè)4位二進(jìn)制加法計(jì)數(shù)器，可以由例3-22修改獲得；模塊DECL7S即為例4-6實(shí)體元件，重復(fù)以上實(shí)驗(yàn)過程。對于引腳鎖定和實(shí)驗(yàn)，建議選電路模式6，用數(shù)碼8顯示譯碼輸出，用鍵3作為時(shí)鐘輸入(每按2次鍵為1個(gè)時(shí)鐘脈沖)，或直接接時(shí)鐘信號(hào)clock0。

實(shí)驗(yàn)報(bào)告：根據(jù)以上的實(shí)驗(yàn)內(nèi)容寫出實(shí)驗(yàn)報(bào)告，包括程序設(shè)計(jì)、軟件編譯、仿真分析、硬件測試和實(shí)驗(yàn)過程；設(shè)計(jì)程序、程序分析報(bào)告、仿真波形圖及其分析報(bào)告

第107頁/共116頁實(shí)驗(yàn)與設(shè)計(jì)實(shí)驗(yàn)4-6.七段數(shù)碼顯示譯碼器設(shè)計(jì)

圖4-89共陰數(shù)碼管及其電路

第108頁/共116頁實(shí)驗(yàn)與設(shè)計(jì)實(shí)驗(yàn)4-6.七段數(shù)碼顯示譯碼器設(shè)計(jì)

圖4-90計(jì)數(shù)器和譯碼器連接電路的頂層文件原理圖第109頁/共116頁實(shí)驗(yàn)與設(shè)計(jì)實(shí)驗(yàn)4-7.數(shù)控分頻器的設(shè)計(jì)

實(shí)驗(yàn)?zāi)康模簩W(xué)習(xí)數(shù)控分頻器的設(shè)計(jì)、分析和測試方法。

實(shí)驗(yàn)原理：數(shù)控分頻器的功能就是當(dāng)在輸入端給定不同輸入數(shù)據(jù)時(shí)，將對輸入的時(shí)鐘信號(hào)有不同的分頻比，數(shù)控分頻器就是用計(jì)數(shù)值可并行預(yù)置的加法計(jì)數(shù)器設(shè)計(jì)完成的，方法是將計(jì)數(shù)溢出位與預(yù)置數(shù)加載輸入信號(hào)相接即可，詳細(xì)設(shè)計(jì)程序如例4-7所示。

實(shí)驗(yàn)任務(wù)1：根據(jù)圖4-91的波形，分析例4-7中的各語句功能、設(shè)計(jì)原理及邏輯功能，詳述進(jìn)程P_REG和P_DIV的作用，并畫出該程序的RTL電路圖。輸入不同的CLK頻率和預(yù)置值D，給出如圖4-91的時(shí)序波形。

實(shí)驗(yàn)任務(wù)2：在實(shí)驗(yàn)系統(tǒng)上硬件驗(yàn)證例4-7功能?？蛇x實(shí)驗(yàn)電路模式1；鍵2/鍵1負(fù)責(zé)輸入8位預(yù)置數(shù)D(PIO7-PIO0)；CLK由clock0輸入，頻率選65536Hz或更高(確保分頻