專用集成電路的時序約束與靜態(tài)時序分析

專用集成電路的時序約束與靜態(tài)時序分析（一）設計的時序約束為使電路的性能達到設計者的預期目標，同時又能滿足電路工作環(huán)境的要求。必須對一個電路設計進行諸如時序、面積、負載等多方面的約束，并自始至終使用這些約束條件來驅動電路設計軟件的工作。設計約束一般包括ASIC生產廠家的設計規(guī)則約束和設計者自定義的設計優(yōu)化約束。大多數工藝庫都指定有設計規(guī)則約束，對任何一個使用該工藝庫的設計都適用，它反映了一個設計要正常工作所必須遵守的特定工藝的要求，它的優(yōu)先權高于設計優(yōu)化約束，通常包括最大轉換時間、最大扇出、最大、最小電容等等。設計規(guī)則約束是隱含的，無需設計者指定，因此重點討論設計優(yōu)化約束。設計優(yōu)化約束包括設計者對電路性能上的一系列在時序、面積和版圖布通性等方面的指標，其中時序約束是最重要的、最復雜的，是我們關注的重點。（1）單時鐘同步電路的時序約束先討論最簡單的單時鐘同步電路的時序約束，要對一個電路的時序行為進行充分約束至少應從以下幾個方面來考慮：（A）時鐘網絡a.時鐘的傳播延時（Latency和不確定性（Uncertainty）對于一個實際的時鐘網絡，最重要的兩個屬性就是時鐘的不確定性（Uncertainty和時鐘的傳播延遲（Latency）。時鐘的傳播延時包括時鐘源的延時和時鐘網絡的延時。時鐘源的延時是指從系統上時鐘產生點到設計中時鐘定義點（電路端口）的延時；時鐘網絡的延時是從時鐘定義點到寄存器時鐘管腳的延時。時鐘的不確定性是指在一個時鐘域或時鐘域間寄存器時鐘管腳到達時間的最大差別，這個時間通常又稱為時鐘歪斜（SKEW）。時鐘的不確定性將影響建立時間和保持時間的計算。一個電路的時鐘網絡在版圖設計完成后可能如下圖所從圖1很容易理解時鐘的這兩個重要屬性。在版圖設計完成之后，時鐘樹上電路單元和網絡延時等參數可以反標回來，通過適當設置讓這些延時信息在時鐘網絡上傳播可以自動獲得時鐘的這些重要屬性?？墒窃诎鎴D設計之前，只能通過設定相應的約束來近似模擬時鐘的這種不確定性。這些時序約束將被用作分析電路最壞情況的標準，如果在最壞情況下，所有建立時間和保持時間的約束都不被違反，則可以肯定電路的性能不會存在問題。圖2給出了時鐘的這種不確定性對電路建立時間和保持時間計算的影響。從圖2中可以看出影響建立時間和保持時間的兩條路徑：時鐘路徑和數據路徑。最壞情況即指以下兩種組合：數據路徑取最大延遲而同時時鐘路徑取最小延遲；數據路徑取最小延遲而同時時鐘路徑取最大延遲；在第一種組合下電路中不能有建立時間約束被違反；而在第二種組合下，不能違反保持時間約束。具體算法如下：時鐘周期+時鐘路徑最小延遲嘍攵據路徑最大延遲＞建立時間數據路徑最小延遲■時鐘路徑最大延遲案＞保持時間

'…建立時間余量■■■■■■■■時鐘不確定'…建立時間余量■■■■■■■■時鐘不確定=xxxxxx圖2時鐘不確定性對電路時序的影響b,門控時鐘單元的時序約束當時鐘網絡上包含除緩沖器和反相器之外的邏輯時就會產生門控時鐘信號。如果不對門控時鐘單元的控制信號進行適當約束，就很可能發(fā)生當時鐘脈沖通過門電路時，門控信號發(fā)生變化，這將使時鐘脈沖丟失或在時鐘信號上產生毛刺。如下圖所示，通過約束使門控信號在相對時鐘沿的建立時間和保持時間區(qū)域內保證不發(fā)生變化。c,最小時鐘脈寬的檢查最小脈寬的檢查對時序電路非常重要，由于時鐘網絡上的門控單元和延時等的影響，使得脈沖寬度在時鐘的傳播過程中會減小。這樣可能會造成如下問題：＞如果寄存器時鐘引腳上的時鐘脈沖寬度太小，那么寄存器可能不能正確地捕獲數據。一般庫單元都有一個最小脈寬要求。＞由于脈寬減小，可能在時鐘網絡的某些點上時鐘不再往后傳遞。因此必須設定脈寬的最小限制。（B）端口延時端口輸入延時指外部路徑到電路輸入（或雙向端口）的相對于時鐘沿的時間。端口輸入延時應該等于從源寄存器時鐘腳到驅動單元（輸入腳的直接驅動單元）輸出腳的延時減去驅動單元和負載相關的那部分延時。端口輸出延時指輸出腳（或雙向端口）到外部寄存器的路徑延時，端口輸出延時的最大值等于從輸出腳到外部寄存器數據端的路徑延時的最大值加上寄存器的建立時間。端口輸出延時的最小值等于從輸出腳到外部寄存器數據端的路徑延時的最小值減去寄存器的保持時間。（C）端口的驅動和負載特性端口的驅動和負載描述了電路和外部環(huán)境的接口，驅動和負載特性將影響到電路的時序行為。可以為不同的輸入端口從庫單元中選擇不同的驅動單元，為輸入、輸出端口指定負載值，同時還可為輸出端口設定扇出負載的大小。在對端口進行時序約束時應考慮端口驅動和負載對時序的影響。參見圖3。圖3端口延時、驅動和負載（2） 多時鐘同步電路的時序約束多時鐘同步電路是指電路中的多個時鐘都從同一時鐘源派生而來，它們之間有相對固定的相位關系，其中有的時鐘不一定有實際對應的電路端口。總體上說多時鐘同步電路可以和單時鐘同步電路采用同樣的約束策略，也包括定義時鐘（必要時需要建立虛擬時鐘作為端口輸入、輸出延時的參考）、指定I/O腳相對時鐘的延時等步驟。由于可能出現在一個端口或網絡上存在多個約束的情況，時序分析工具總是選擇最苛刻的約束條件作為計算建立時間和保持時間的約束條件。對于特殊的電路結構還可以通過設置多周期路徑和最大最小延時等辦法來滿足建立時間和保持時間的要求。（3） 異步電路的處理通常靜態(tài)時序分析工具不能對含有如組合反饋環(huán)、自定時電路等異步邏輯進行靜態(tài)時序分析，一般采取打斷組合反饋環(huán)路或將異步電路和同步電路隔離開并將時序路徑設為無效等措施來處理，也可以采取設置最大、最小延時等約束條件來約束異步邏輯。當設計完成后一定要做一次全芯片的功能仿真來驗證異步電路的行為是否正確。以上討論了各種電路的時序約束，事實上當我們拿到一個電路時開始可能不清楚具體的時序目標，那么可以先不加任何約束，將電路映射到門級，分析一下此時電路的工作速度，根據這個結果設定具體的約束，再對電路重新編譯，如此不斷反復調整，直到對設計進行正確、合理的約束。此外當得到電路的門級網表時還可以借助一些參數提取工具獲得有關電路的實際的負載、驅動和時序等方面的信息。（二）時序約束的特別考慮前面討論的時序約束和后面將要討論的靜態(tài)時序分析都假定時序路徑工作在一個時鐘周期的時間內，數據從一條路徑的源端傳播到末端在一個時鐘周期的時間內完成。但是有些電路并不遵守這種單周期時序，對這些電路如果不做適當處理將大大影響時序分析的效率。一般來說可以從下面幾個方面來描述這些特殊的時序關系：（1）設置偽路徑所謂的偽路徑是指那些沒有邏輯和功能意義的路徑，這些路徑雖然存在于電路中但是由于各種原因并不用來傳遞信號，比如兩個異步時鐘之間的路徑。由于靜態(tài)時序分析工具不考慮電路的動態(tài)行為，因此它不能完全識別電路中可能存在的偽路徑，使得偽路徑成為靜態(tài)時序分析的一個重要障礙。因此設計者應根據對電路的理解正確而有效的設置電路中可能存在的這些偽路徑。將一條路徑設為偽路徑后，原來施加給它的時序約束將不再存在。靜態(tài)時序分析工具可能還會計算這條路徑上的延時，但是不管路徑上的延時多大都不再報錯。（2）設置最大最小路徑延時一般，靜態(tài)時序分析工具按照單周期時序規(guī)則，根據時鐘沿和路經的建立時間、保持時間來確定一條路徑的最大、最小延時，其中建立時間和保持時間的檢查將考慮所有相關的設計參數如路徑上組合邏輯的延時、工藝庫中寄存器的建立時間和保持時間的要求以及網絡延時等等。但是有時侯通過這種方法估算出來的時序關系并不能滿足設計者對某部分電路的時序要求，此時設計者可以使用有關約束命令來強行設定某些路徑上的最大、最小時序要求。（3）設置多周期路徑設計者可以指定在某條時序路徑上數據從源端傳遞到末端所需的時鐘周期數，以此來突破單周期時序規(guī)則的限制。設置多周期路徑的辦法比設置最大延時值的好處在于由此設定的最大延時值可以隨時鐘周期的變化而自動調整。需要特別注意的是對某條路徑設置為多周期路徑后，該路徑將隨之建立起新的建立時間和保持時間關系。（三）靜態(tài)時序分析靜態(tài)時序分析和動態(tài)時序仿真是分析和驗證電路時序行為的兩個基本手段。靜態(tài)時序分析在不需激勵的條件下就可以快速的分析電路中的所有時序路徑是否滿足約束要求。但是靜態(tài)時序分析存在的問題在于它不了解電路的動態(tài)行為，因此受到電路中眾多偽路徑的困擾，同時目前靜態(tài)時序分析還只局限于對同步電路的分析。因此設計最后一定要對全芯片進行一次動態(tài)仿真。靜態(tài)時序分析工具將電路看成是由許多條時序路徑組成，一般可以分成如下四類時序路徑，如圖4所示：＞輸入端口到寄存器的數據端（Path1）＞寄存器的時鐘端到寄存器的數據端（Path2）＞寄存器的時鐘端到電路輸出端口（Path3）＞電路輸入端口到電路輸出端口（Path4）圖4時序路徑靜態(tài)時序分析工作過程一般包含如下三個步驟：＞將電路打散為一系列的時序路徑＞計算每條路徑的延時＞分析并報告每條路徑的延時是否滿足時序約束的要求。隨著電路設計規(guī)模越來越大、電路工作頻率越來越高，應該在電路設計的各個階段充分利用靜態(tài)時序分析技術，盡早發(fā)現電路中存在的時序隱患。在芯片的早期規(guī)范和系統級設計階段，就可以為一些甚至還不存在底層網表的模塊創(chuàng)建時序模型，在頂層對整個電路的時序行為進行規(guī)范；隨著設計的深入，在版圖設計之前，還以根據工藝庫中的器件延時和從線負載模型估算出來的網絡延時進行更進一步的靜態(tài)時序分析；至于在版圖設計完成之后，則可從版圖直接提取器件和網絡延時進行精確的時序分析。ForRTLmodulesthathavetwoormoreasynchronousclocksasinputs,adesignerwillberequiredtoindicatetothestatictiminganalysistoolwhichsignalpathsshouldbeignored.Thisisaccomplishedby“settingfalsepaths”onsignalsthatcrossfromoneclockdomaintoanother.Thiscanbeatediousanderrorpronejobunlesstheguidelinesinthenexttwosectionsarefollowed.ClockNamingConventionsGuideline:UseaclocknamingconventiontoidentifytheclocksourceofeverysignalinadesignReason:Anamingconventionhelpsallteammemberstoidentifytheclockdomainforeverysignalinadesignandalsomakesgroupingofsignalsfortiminganalysiseasiertodousingregularexpression“wild-carding”fromwithinasynthesisscripts.DesignPartitioningGuideline:OnlyallowoneclockpermoduleReason:Statictiminganalysisandcreatingsynthesisscriptsismoreeasilyaccomplishedonsingle-clockmodulesorgroupsofdingle-clockmodules.Guideline:Createasynchronizermoduleforeachsetofsignalsthatpassfromjustoneclockdomainintoanotherclockdomain.Reason:Itisgiventhatanysignalpassingfromoneclockdomaintoanotherclockdomainisgoingtohavesetupandholdtimeproblem.Noworst-case(maxtime)timinganalysisisrequiredforsynchronizermodules.Onlybestcase(mintime)timinganalysisisrequiredbetweenfirstandsecondstageflip-flopstoensurethatallholdtimesaremet.Also,gate-levelsimulationscanmoreeasilybeconfiguredtoignoresetupandholdtimeviolationsonthefirststageofeachsynchronizer.Thenextlogicalstepwastopartitionthedesignsothateveryinputmodulesignalwasalreadysynchronizedtothesameclockdomainbeforeenteringthemodule.Whyisthissignificant?Ifallsignalsenteringandleavingthemodulearesynchronoustotheclockusedinthemodule,thedesignisnowcompletelysynchronous!Nowtheentiremodulecanbestatictiminganalyzedwithoutany“falsepaths”anddesigncompilercanbeusedtogroupallofthesame-clocksynchronousmodulestoperformcomplete,sequentialstatictiminganalysiswithineachclockdomain.SynchronizingfastsignalsintoslowclockdomainsAgeneralproblemassociatedwithsynchronizersistheproblemthatasignalfromasendingclockdomainmightchangevaluestwicebeforeitcanbesampledintoaslowerclockdomain.PassingmultiplecontrolsignalsAfrequentmistakemadebyengineerswhenworkingonmulti-clockdesignispassingmultiplecontrolsignalsfromoneclockdomaintoanotherandoverlookingtheimportanceofthesequencingofthecontrolsignals.Iftheorderofalignmen