主從D觸發(fā)器數(shù)據流級建模_第1頁
主從D觸發(fā)器數(shù)據流級建模_第2頁
主從D觸發(fā)器數(shù)據流級建模_第3頁
主從D觸發(fā)器數(shù)據流級建模_第4頁
全文預覽已結束

下載本文檔

版權說明：本文檔由用戶提供并上傳，收益歸屬內容提供方，若內容存在侵權，請進行舉報或認領

文檔簡介

主從D觸發(fā)器數(shù)據流級建模、實驗目的：學會并掌握QuartusII軟件的使用；學會并掌握modelsim仿真軟件的使用;學會并編寫VerilogHDL語言。二、實驗內容：本實驗建立一個主從結構的D觸發(fā)器，采取數(shù)據流語句。其電路圖如下圖1所示：圖1：主從D觸發(fā)器三、實驗步驟：打開軟件，創(chuàng)建一個新的工程，并在工程的目錄下創(chuàng)建一個新的VerilogHDL文件。編寫設計模塊代碼:moduleMSDFF(Q,Qbar,D,C);outputQ,Qbar;inputD,C;wireNotC,NotD,NotY,Y,D1,D2,Ybar,Y1,Y2;assignNotD=~D;assignNotC=~C;assignNotY=~Y;assignD1=~(D&C);assignD2=~(C&NotD);assignY=?(D1&Ybar);assignYbar=?(Y&D2);assignY1=?(Y&NotC);assignY2=?(NotY&NotC);assignQ=?(Qbar&Y1);assignQbar=?(Y2&Q);endmodule。編譯，若出現(xiàn)錯誤則修改代碼直到0錯誤。編寫測試模塊代碼：'timescale1ns/1psmoduletb_32;regd;regclk;wireq,qbar;initialclk=0;always#5clk=~clk;initialbegind=0;#7d=1;#4d=0;#9d=1;#11d=0;#20$stop;endMSDFFms_dff(q,qbar,d,clk);endmodule編譯，若出現(xiàn)錯誤則修改代碼直到0錯誤。6.添加仿真所需的測試文件：選擇Assignments>Setting>EDAToolSetting>Simulation，打開窗口。在NativeLinksetting下，選擇Compiletestbench:標簽，單擊TestBenches按鈕，。單擊New，彈出設置窗口，命名Testbenchname，在Filename:處，點擊…按鈕，添加文件路徑；單擊Add。連續(xù)三次單擊OK，返回QuartusII主題窗口。7.仿真：選擇Tools>RunSimulationTool>RTLSimulation進行RTL仿真。仿真結果如下圖2所示:圖2：modelsim仿真波形圖在每次clk下降沿時，q值根據d值發(fā)生變化，可知結果是正確的。四、實驗總結在本次課程設計中，經歷了最初的毫無思路，到初步實驗、不斷出現(xiàn)錯誤，再逐步修改的三個過程。在此期間，既加深學習了FPGA這門課程的基本知識理論，

溫馨提示

  • 1. 本站所有資源如無特殊說明，都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請下載最新的WinRAR軟件解壓。
  • 2. 本站的文檔不包含任何第三方提供的附件圖紙等，如果需要附件，請聯(lián)系上傳者。文件的所有權益歸上傳用戶所有。
  • 3. 本站RAR壓縮包中若帶圖紙，網頁內容里面會有圖紙預覽，若沒有圖紙預覽就沒有圖紙。
  • 4. 未經權益所有人同意不得將文件中的內容挪作商業(yè)或盈利用途。
  • 5. 人人文庫網僅提供信息存儲空間，僅對用戶上傳內容的表現(xiàn)方式做保護處理，對用戶上傳分享的文檔內容本身不做任何修改或編輯，并不能對任何下載內容負責。
  • 6. 下載文件中如有侵權或不適當內容，請與我們聯(lián)系，我們立即糾正。
  • 7. 本站不保證下載資源的準確性、安全性和完整性, 同時也不承擔用戶因使用這些下載資源對自己和他人造成任何形式的傷害或損失。

評論

0/150

提交評論