2017年數(shù)字IC類筆試面試試題

2017年數(shù)字IC類筆試面試一試題威盛logicdesignengineer考題1。一個(gè)二路選擇器，構(gòu)成一個(gè)2。已知A,B,C

4路選擇器，滿足真值表要求、三個(gè)信號(hào)的波形，構(gòu)造一個(gè)邏輯構(gòu)造，使得從

AB

可以獲取C，而且說(shuō)明如何防備毛刺3。一段英文對(duì)信號(hào)波形的描述，理解后畫(huà)出波形，并采納

verilog實(shí)現(xiàn)。4。169.6875轉(zhuǎn)變?yōu)?進(jìn)制和16進(jìn)制5。論述中斷的看法，有多少種中斷，為何要有中斷，舉例6。這道比較搞，iq題，5名車手開(kāi)5種顏色的車跑出了5個(gè)耗油量（milespergallon)，而后就說(shuō)什么顏色的車比什么車手的耗油量多什么的，判斷人，車，好油量的排序ft致死，看了一堆FSM和數(shù)字電路沒(méi)啥用，結(jié)果基本的冬冬把自己搞死了。但是mixedsignal里的數(shù)字部分到是很全的觀察了數(shù)字的冬冬（轉(zhuǎn)）幾道威盛電子的FPGA工程師試題7、解說(shuō)setup和holdtimeviolation,畫(huà)圖說(shuō)明,并說(shuō)明解決方法.17、給出某個(gè)一般時(shí)序電路的圖,有Tsetup,Tdelay,Tck->q,還有clock的delay,寫(xiě)出決定最大時(shí)鐘的要素,同時(shí)給出表達(dá)式.18、談?wù)勳o態(tài)、動(dòng)向時(shí)序模擬的優(yōu)弊端.19、一個(gè)四級(jí)的Mux,此中第二級(jí)信號(hào)為要點(diǎn)信號(hào)如何改進(jìn)timing22、卡諾圖寫(xiě)出邏輯表達(dá)使.23、化簡(jiǎn)F(A,B,C,D)=m(1,3,4,5,10,11,12,13,14,15)的和28Pleasedrawthetransistorlevelschematicofacmos2inputANDgateandexplainwhichinputhasfasterresponseforoutputrisingedge.(lessdelaytime).30、畫(huà)出CMOS的圖,畫(huà)出tow-to-onemuxgate.45、用邏輯們畫(huà)出D觸發(fā)器46、畫(huà)出DFF的構(gòu)造圖,用verilog實(shí)現(xiàn)之.68、一個(gè)狀態(tài)機(jī)的題目用verilog實(shí)現(xiàn)73、畫(huà)出可以檢測(cè)10010串的狀態(tài)圖,并verilog實(shí)現(xiàn)之.80、PleasedrawschematicofacommonSRAMcellwith6transistors,pointoutwhichnodescanstoredataandwhichnodeiswordlinecontrol?威(盛筆試circuitdesign)（轉(zhuǎn)）VIA數(shù)字IC筆試一試題1。解說(shuō)setup和holdtimeviolation，畫(huà)圖說(shuō)明，并說(shuō)明解決方法。2。談?wù)勳o態(tài)、動(dòng)向時(shí)序模擬的優(yōu)弊端。3。用一種編程語(yǔ)言寫(xiě)n!的算法。4。畫(huà)出CMOS的圖，畫(huà)出tow-to-onemuxgate。5。說(shuō)出你的最大短處及改進(jìn)方法。6。說(shuō)出你的理想。說(shuō)出你想達(dá)到的目標(biāo)?？嫉亩寂cCMOS相關(guān)，許多就是數(shù)電開(kāi)頭關(guān)于CMOS的一些電路。1.畫(huà)一個(gè)CMOS的二輸入與非門2.畫(huà)CMOS的反相器，Vo-Vi圖，指出此中NMOS和PMOS的工作區(qū)。4.畫(huà)六個(gè)寄存器構(gòu)成的RAM，說(shuō)明哪些是存數(shù)據(jù)（？），哪些是timecontrolline5.描述阻抗的定義，比較在CMOS過(guò)程中，金屬，xx，diffusion的阻抗憑印象，各位大牛增補(bǔ)1.pleasegiveablockdiagramofCostasPLLloopandgiveyourideasonhowtoimplementitpurelyinDSPsoftware,assumingthatPLL'sinputisdigitizedIFsignal,whichfactorsdeterminePLLorder?AnddescribePLLfeatureswithdifferentlooporders3.pleaseexplainhowspreadspectrumcommunicationschemecanrestrainnarrow-bandandwide-bandinterferncerespectively.4.Onaccountalargefrenquencyoffsetbetweencarrierandradiosignal,giveyourideasonhowtoacquiretimingandcarriersynchronizationinspreadspectrumdemodulation.5.pleasewritebasicequationsofadaptivesLMS(least-mean-square)algorithe.anddescribehowtoestimatethegradientvector.8.AnanalogIFsignalcenter4.309Mhz,afterabandpassfilter,itissampleat5.714Mhzthenwherecanwefinditinnomalizedfrequencyband?(withformuls)1。一個(gè)二路選擇器，構(gòu)成一個(gè)4路選擇器，滿足真值表要求2。已知A,B,C三個(gè)信號(hào)的波形，構(gòu)造一個(gè)邏輯構(gòu)造，使得從

AB

可以獲取C，而且說(shuō)明如何防備毛刺3。一段英文對(duì)信號(hào)波形的描述，理解后畫(huà)出波形，并采納verilog實(shí)現(xiàn)。4。169.6875轉(zhuǎn)變?yōu)?進(jìn)制和16進(jìn)制5。論述中斷的看法，有多少種中斷，為何要有中斷，舉例6。這道比較搞，iq題，5名車手開(kāi)5種顏色的車跑出了5個(gè)耗油量milespergallon)，而后就說(shuō)什么顏色的車比什么車手的耗油量多什么的，判斷人，車，好油量的排序（轉(zhuǎn)）1、炬力集成筆試題，此中AMBA總線會(huì)考到。AHB比較復(fù)雜，筆試的時(shí)候考的APB總線。1。一個(gè)四級(jí)的Mux,此中第二級(jí)信號(hào)為要點(diǎn)信號(hào),如何改進(jìn)timing一個(gè)狀態(tài)機(jī)的題目用verilog實(shí)現(xiàn)但是這個(gè)狀態(tài)機(jī)話的實(shí)在比較差很簡(jiǎn)單誤會(huì)的卡諾圖寫(xiě)出邏輯表達(dá)使...用邏輯們畫(huà)出D觸發(fā)器給出某個(gè)一般時(shí)序電路的圖，有Tsetup,Tdelay,Tck->q,還有clock的delay,寫(xiě)出決定最大時(shí)鐘的要素同時(shí)給出表達(dá)式6。c語(yǔ)言實(shí)現(xiàn)統(tǒng)計(jì)某個(gè)cell在某.v文件調(diào)用的次數(shù)(這個(gè)題目真bt)cache的主要部分什么的Asic的designflow....一個(gè)38譯碼器設(shè)計(jì)一個(gè)FIFO，給出I/O信號(hào)，大小是4000Byte，數(shù)據(jù)8bit，難點(diǎn)在ReadEnabel(Output)問(wèn)你在logicdesign領(lǐng)域遇到什么難題，如何解決？1.一個(gè)verilog的描述，要求你使用管子實(shí)現(xiàn)，并計(jì)算時(shí)序2.寫(xiě)一個(gè)memory的仿真模型3.給一個(gè)近似y(n)=a*y(n-1)+b*x(n)等等很多項(xiàng)的一個(gè)表達(dá)式，系統(tǒng)函數(shù)，畫(huà)構(gòu)造圖4.一個(gè)賣報(bào)紙的fsm,要點(diǎn)之要點(diǎn)你要知道nickel和dime殺意思，載了5.gray碼計(jì)數(shù)器地門實(shí)現(xiàn)6.畫(huà)一個(gè)ff7.給一個(gè)時(shí)序電路加拘束，滿足setup,hold等要求，注意是兩個(gè)時(shí)鐘8.接上邊，結(jié)果后方真拘束不滿足，如何改？9.3-8譯碼器地門實(shí)現(xiàn)10.一個(gè)計(jì)數(shù)器的verilog實(shí)現(xiàn)，有點(diǎn)小要求11.請(qǐng)寫(xiě)出你logicdesign中遇到的問(wèn)題12.請(qǐng)寫(xiě)出logicanalyzer的5個(gè)特色13.寫(xiě)憂如是示波器的5個(gè)特色，那個(gè)單詞不太認(rèn)識(shí)14.一個(gè)mos電路的小信號(hào)模型15.計(jì)算一些mos電路的等效輸出電阻，3個(gè)16.設(shè)計(jì)一個(gè)fifo17.寫(xiě)一下辦理器的主要構(gòu)成，及其作用增補(bǔ)：Q值變換是說(shuō)有兩個(gè)浮點(diǎn)數(shù)2.7xx,-15.xxx變換成定點(diǎn)數(shù)16位,第一個(gè)轉(zhuǎn)成q=8,第二個(gè)轉(zhuǎn)成q=9代表定點(diǎn)數(shù)的小數(shù)位數(shù)還有就是一個(gè)定點(diǎn)數(shù)q=11,另一個(gè)q=8,問(wèn)乘積的q。還給了一組關(guān)于x(n)輸入，y(n)輸出的方程,求系統(tǒng)傳達(dá)函數(shù),應(yīng)當(dāng)是ARMA過(guò)程吧，而后問(wèn)是fir還是iir。____________________________________________________________________________5、描述你對(duì)集成電路設(shè)計(jì)流程的認(rèn)識(shí)。(一般來(lái)說(shuō)asic和fpga/cpld沒(méi)相關(guān)系！fpga是我們?cè)谛∨恳苍S實(shí)驗(yàn)中采納的，生活中的電子器件上極少見(jiàn)到的。而asic是經(jīng)過(guò)掩膜的高的，它是不行被更正的。至于流程，應(yīng)當(dāng)是前端、綜合、仿真、后端、檢查、加工、測(cè)試、封裝。我是做路由器asic設(shè)計(jì)的可能你上網(wǎng)用的網(wǎng)卡還有路由器就是我們企業(yè)的，呵呵，流程基本這樣！)（仕蘭微面試題目）6、簡(jiǎn)述FPGA等可編程邏輯器件設(shè)計(jì)流程。平時(shí)可將FPGA/CPLD設(shè)計(jì)流程歸納為以下7個(gè)步驟，這與ASIC設(shè)計(jì)有相似之處。1.設(shè)計(jì)輸入。在傳統(tǒng)設(shè)計(jì)中，設(shè)計(jì)人員是應(yīng)用傳統(tǒng)的原理圖輸入方法來(lái)開(kāi)始設(shè)計(jì)的。自90年月初，Verilog、VHDL、AHDL等硬件描述語(yǔ)言的輸入方法在大規(guī)模設(shè)計(jì)中獲取了廣泛應(yīng)用。2.前仿真（功能仿真）。設(shè)計(jì)的電路一定在布局布線前考據(jù)電路功能能否有效。（ASCI設(shè)計(jì)中，這一步驟稱為第一次Sign-off）PLD設(shè)計(jì)中，有時(shí)跳過(guò)這一步。3.設(shè)計(jì)編譯。設(shè)計(jì)輸入以后就有一個(gè)從高層次系統(tǒng)行為設(shè)計(jì)向門級(jí)邏輯電路設(shè)轉(zhuǎn)變翻譯過(guò)程，即把設(shè)計(jì)輸入的某種或某幾種數(shù)據(jù)格式(網(wǎng)表)轉(zhuǎn)變?yōu)檐浖勺R(shí)其余某種數(shù)據(jù)格式(網(wǎng)表)。4.優(yōu)化。關(guān)于上述綜合生成的網(wǎng)表，依據(jù)布爾方程功能等效的原則，用更小更快的綜合結(jié)果取代一些復(fù)雜的單元，并與指定的庫(kù)映照生成新的網(wǎng)表，這是減小電路規(guī)模的一條必由之路。5.布局布線。在PLD設(shè)計(jì)中，3-5步可以用PLD廠家供給的開(kāi)發(fā)軟件（如Maxplus2）自動(dòng)一次完成。6.后仿真（時(shí)序仿真）需要利用在布局布線中獲取的精確參數(shù)再次考據(jù)電路的時(shí)序。（ASCI設(shè)計(jì)中，這一步驟稱為第二次Sign—off）。7.生產(chǎn)。布線和后仿真完成以后，就可以開(kāi)始ASCI或PLD芯片的投產(chǎn))（仕蘭微面試題目）7、IC設(shè)計(jì)前端到后端的流程和eda工具。ic卡的設(shè)計(jì)的流程分為:邏輯設(shè)計(jì)--子功能分解--詳細(xì)時(shí)序框圖--分塊邏輯仿真--電路設(shè)計(jì)(RTL級(jí)描述)--功能仿真--綜合(加時(shí)序拘束和設(shè)計(jì)庫(kù))--電路網(wǎng)表--網(wǎng)表仿真)-預(yù)布局布線(SDF文件)--網(wǎng)表仿真(帶延時(shí)文件)--靜態(tài)時(shí)序解析--布局布線--參數(shù)提取--SDF文件--后仿真--靜態(tài)時(shí)序解析--測(cè)試向量生成--工藝設(shè)計(jì)與生產(chǎn)--芯片測(cè)試--芯片應(yīng)用，在考據(jù)過(guò)程中出現(xiàn)的時(shí)序收斂，功耗，面積問(wèn)題，應(yīng)返回前端的代碼輸入進(jìn)行重新更正，再仿真，再綜合，再考據(jù)，一般都要頻頻好幾次才能最后送去foundry廠流片。)（未知）13、能否接觸過(guò)自動(dòng)布局布線？請(qǐng)說(shuō)出一兩種工具軟件。自動(dòng)布局布線需要哪些基本元素？（仕蘭微面試題目）2.數(shù)字電路設(shè)計(jì)自然必問(wèn)Verilog/VHDL，如設(shè)計(jì)計(jì)數(shù)器邏輯方面數(shù)字電路的卡諾圖化簡(jiǎn)，時(shí)序（同步異步差異），觸發(fā)器有幾種（差異，優(yōu)點(diǎn)），全加器等等比方：設(shè)計(jì)一個(gè)自動(dòng)售貨機(jī)系統(tǒng)，賣soda水的，只好投進(jìn)三種硬幣，要正確的找回錢數(shù)1.畫(huà)出fsm（有限狀態(tài)機(jī)）2.用verilog編程，語(yǔ)法要吻合fpga設(shè)計(jì)的要求系統(tǒng)方面：假如簡(jiǎn)歷上還說(shuō)做過(guò)cpu之類，就會(huì)問(wèn)到諸如cpu如何工作，流水線之類的問(wèn)題3.單片機(jī)、DSP、FPGA、嵌入式方面（從沒(méi)碰過(guò)，就大概知道幾個(gè)名字胡扯幾句，歡迎拍磚，也歡迎牛人幫忙增補(bǔ)）如單片機(jī)中斷幾個(gè)/種類，編中斷程序注意什么問(wèn)題DSP的構(gòu)造（馮.諾伊曼構(gòu)造嗎？）嵌入式辦理器種類(如ARM)，操作系統(tǒng)種類Vxworks,ucos,winCE,linux），操作系統(tǒng)方面偏CS方向了，在CS篇里面講了4.信號(hào)系統(tǒng)基礎(chǔ)拉氏變換與Z變換公式等近似東西，隨意翻翻書(shū)把如.h(n)=-a*h(n-1)+b*δ(n)a.求h(n)的z變換b.問(wèn)該系統(tǒng)能否為穩(wěn)固系統(tǒng)c.寫(xiě)出FIR數(shù)字濾波器的差分方程過(guò)去各種筆試題舉例利用4選1實(shí)現(xiàn)F(x,y,z)=xz+yz'用mos管搭出一個(gè)二輸入與非門。用傳輸門和倒向器搭一個(gè)邊緣觸發(fā)器用運(yùn)算放大器構(gòu)成一個(gè)10倍的放大器微波電路的般配電阻。名詞解說(shuō)，無(wú)聊的外文縮寫(xiě)罷了，比方PCI、ECC、DDR、interrupt、pipelineIRQ,BIOS,USB,VHDL,VLSIVCO(壓控振蕩器)RAM(動(dòng)向隨機(jī)儲(chǔ)存器)，F(xiàn)IRIIRDFT(失散傅立葉變換）也許是中文的，比方a量化偏差b.直方圖c.白均衡共同的注意點(diǎn)1.一般狀況下，面試官主要依據(jù)你的簡(jiǎn)歷發(fā)問(wèn)，因此必定要對(duì)自己負(fù)責(zé)，把簡(jiǎn)歷上的東西搞理解；2.個(gè)別招聘針對(duì)性特別強(qiáng)，就招目前他們確的方向的人，這種狀況下，就要投其所好，盡量介紹其所關(guān)懷的東西。3.其實(shí)技術(shù)面試其實(shí)不難，但是因?yàn)楹芏鄸|西都忘記了，才感覺(jué)有些難。因此最幸好面試前把該看的書(shū)看看。4.固然說(shuō)技術(shù)面試是實(shí)力的較量與表現(xiàn)，但是不行否認(rèn)，因?yàn)椴挥妹嬖嚬?企業(yè)所專領(lǐng)域及喜好不一樣，也有面試也有很大的有時(shí)性，需要沉穩(wěn)對(duì)待。不可以因?yàn)楸痪埽头裾J(rèn)自己或責(zé)備企業(yè)。5.面試時(shí)要takeiteasy，對(duì)越是自己鐘情的企業(yè)越要這樣。IC設(shè)計(jì)基礎(chǔ)(流程、工藝、領(lǐng)土、器件)筆試面試題882008-07-3012:331、我們企業(yè)的產(chǎn)品是集成電路,請(qǐng)描述一下你對(duì)集成電路的認(rèn)識(shí),列舉一些與集成電路相關(guān)的內(nèi)容(如講清楚模擬、數(shù)字、雙極型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的看法).(仕蘭微面試題目)2、FPGA和ASIC的看法,他們的差異.(未知)答案:FPGA是可編程ASIC.ASIC:專用集成電路,它是面向特地用途的電路,特地為一個(gè)用戶設(shè)計(jì)和制造的.依據(jù)一個(gè)用戶的特定要求,能以低研制成本,短、交貨周期供貨的全定制,半定制集成電路.與門陣列等其余ASIC(ApplicationSpecificIC)對(duì)比,它們又擁有設(shè)計(jì)開(kāi)發(fā)周期短、設(shè)計(jì)制造成本低、開(kāi)發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試、質(zhì)量穩(wěn)固以及可實(shí)時(shí)在線檢驗(yàn)等長(zhǎng)處3、什么叫做OTP片、掩膜片,二者的差異安在?(仕蘭微面試題目)4、你知道的集成電路設(shè)計(jì)的表達(dá)方式有哪幾種?(仕蘭微面試題目)5、描述你對(duì)集成電路設(shè)計(jì)流程的認(rèn)識(shí).(仕蘭微面試題目)6、簡(jiǎn)述FPGA等可編程邏輯器件設(shè)計(jì)流程.(仕蘭微面試題目)6.IC設(shè)計(jì)中同步復(fù)位與異步復(fù)位的差異7、IC設(shè)計(jì)前端到后端的流程和eda工具.(未知)8、從RTLsynthesis到tapeout之間的設(shè)計(jì)flow,并列出此中各步使用的

tool.(

未知)9、Asic

的

designflow.(

威盛

上海筆試一試題

)10、寫(xiě)出

asic

先期設(shè)計(jì)的流程和相應(yīng)的工具

.(

威盛)11、集成電路前段設(shè)計(jì)流程,寫(xiě)出相關(guān)的工具.(揚(yáng)智電子筆試)先介紹下IC開(kāi)發(fā)流程:1.)代碼輸入(designinput)用vhdl也許是verilog語(yǔ)言輸入工具:SUMMIT

語(yǔ)言來(lái)完成器件的功能描述VISUALHDL

,生成

hdl

代碼MENTOR

RENIOR圖形輸入:composer(cadence);viewlogic(viewdraw)2.)電路仿真(circuitsimulation)將vhd代碼進(jìn)行先前邏輯仿真,考據(jù)功能描述能否正確數(shù)字電路仿真工具:Verolog:VHDL:

CADENCEVerolig-XLSYNOPSYSVCSMENTORModle-simCADENCENC-vhdlSYNOPSYSVSSMENTORModle-sim模擬電路仿真工具

:micromicrowave:

***ANTIeesoft:hp

HSpice

pspice,spectre3.)邏輯綜合(synthesistools)邏輯綜合工具可以將設(shè)計(jì)思想vhd代碼轉(zhuǎn)變?yōu)閷?duì)應(yīng)必定工藝手段的門級(jí)電路;將初級(jí)仿真中所沒(méi)有考慮的門沿(gatesdelay)反標(biāo)到生成的門級(jí)網(wǎng)表中,返回電路仿真階段進(jìn)行再仿真.最后仿真結(jié)果生成的網(wǎng)表稱為物理網(wǎng)表.12、請(qǐng)簡(jiǎn)述一下設(shè)計(jì)后端的整個(gè)流程?(仕蘭微面試題目)13、能否接觸過(guò)自動(dòng)布局布線?請(qǐng)說(shuō)出一兩種工具軟件.自動(dòng)布局布線需要哪些基本元素?(仕蘭微面試題目)14、描述你對(duì)集成電路工藝的認(rèn)識(shí).(仕蘭微面試題目)15、列舉幾種集成電路典型工藝.工藝上常提到0.25,0.18指的是什么?(仕蘭微面試題目)16、請(qǐng)描述一下國(guó)內(nèi)的工藝現(xiàn)狀.(仕蘭微面試題目)17、半導(dǎo)體工藝中,混淆有哪幾種方式?(仕蘭微面試題目)18、描述CMOS電路中閂鎖效應(yīng)產(chǎn)生的過(guò)程及最后的結(jié)果?(仕蘭微面試題目)19、解說(shuō)latch-up現(xiàn)象和Antennaeffect20、什么叫Latchup?(科廣試題)21、什么叫窄溝效應(yīng)?(科廣試題)

和其預(yù)防措施

.(

未知)22、什么是NMOS、PMOS、CMOS?什么是加強(qiáng)型、耗盡型?什么是PNP、NPN?他們有什么差異?(仕蘭微面試題目)23、硅柵COMS工藝中N阱中做的是P管還是N管,N阱的阱電位的連接有什么要求?(仕蘭微面試題目)24、畫(huà)出CMOS晶體管的CROSS-OVER圖(應(yīng)當(dāng)是縱剖面圖),給出全部可能的傳輸特征和轉(zhuǎn)移特征.(Infineon筆試一試題)25、以interver為例,寫(xiě)出N阱CMOS的process流程,并畫(huà)出剖面圖.(科廣試題)26、Pleaseexplainhowwedescribetheresistanceinsemiconductor.Comparetheresistanceofametal,polyanddiffusionintranditionalCMOSprocess.(威盛筆試題circuitdesign-beijing-03.11.09)27、說(shuō)明mos一半工作在什么區(qū).(凹凸的題目和面試)28、畫(huà)p-bulk的nmos截面圖.(凹凸的題目和面試)29、寫(xiě)schematicnote(?),越多越好.(凹凸的題目和面試)30、寄奏效應(yīng)在ic設(shè)計(jì)中如何加以戰(zhàn)勝和利用.(未知)31、太基層的MOS管物理特征感覺(jué)一般不大會(huì)作為筆試面試題,因?yàn)槿渴俏㈦娮游锢?公式推導(dǎo)太羅索,除非面試出題的是個(gè)老學(xué)究.IC設(shè)計(jì)的話需要熟習(xí)的軟件:Cadence,Synopsys,Avant,UNIX自然也要大概會(huì)操作.32、unix命令cp-r,rm,uname.(揚(yáng)智電子筆試)企業(yè)面試電子類面試題--單片機(jī)、MCU、計(jì)算機(jī)原理2008-03-2008:19單片機(jī)、MCU、計(jì)算機(jī)原理1、簡(jiǎn)單描述一個(gè)單片機(jī)系統(tǒng)的主要構(gòu)成模塊，并說(shuō)明各模塊之間的數(shù)據(jù)流流向和控制流流向。簡(jiǎn)述單片機(jī)應(yīng)用系統(tǒng)的設(shè)計(jì)原則。（仕蘭微面試題目）2、畫(huà)出8031與2716（2K*8ROM）的連線圖，要求采納三-八譯碼器，8031的P2.5,P2.4和P2.3參加譯碼，基當(dāng)?shù)刂贩秶鸀?000H-3FFFH。該2716有沒(méi)有重疊地址？依據(jù)是什么？如有，則寫(xiě)出每片2716的重疊地址范圍。（仕蘭微面試題目）3、用8051設(shè)計(jì)一個(gè)帶一個(gè)8*16鍵盤(pán)加驅(qū)動(dòng)八個(gè)數(shù)碼管（共陽(yáng)）的原理圖。（仕蘭微面試題目）4、PCI總線的含義是什么？PCI總線的主要特色是什么？（仕蘭微面試題目）5、中斷的看法？簡(jiǎn)述中斷的過(guò)程。（仕蘭微面試題目）6、如單片機(jī)中斷幾個(gè)/種類，編中斷程序注意什么問(wèn)題；（未知）7、要用一個(gè)開(kāi)環(huán)脈沖調(diào)速系統(tǒng)來(lái)控制直流電動(dòng)機(jī)的轉(zhuǎn)速，程序由8051完成。簡(jiǎn)單原理以下：由P3.4輸出脈沖的占空比來(lái)控制轉(zhuǎn)速，占空比越大，轉(zhuǎn)速越快；而占空比由K7-K0八個(gè)開(kāi)關(guān)來(lái)設(shè)置，直接與P1口相連（開(kāi)關(guān)撥到下方時(shí)為"0"，撥到上方時(shí)為"1"，構(gòu)成一個(gè)八位二進(jìn)制數(shù)N），要求占空比為N/256。（仕蘭微面試題目）下邊程序用計(jì)數(shù)法來(lái)實(shí)現(xiàn)這一功能，請(qǐng)將空余部分添完好。MOVP1，#0FFHLOOP1：MOVR4，#0FFH--------MOVR3，#00HLOOP2：MOVA，P1--------SUBBA，R3JNZSKP1--------SKP1：MOVC，70HMOVP3.4，CACALLDELAY：此延時(shí)子程序略----------------AJMPLOOP18、單片機(jī)上電后沒(méi)有運(yùn)行，第一要檢查什么？（東信筆試題）9、WhatisPCChipset?（揚(yáng)智電子筆試）芯片組（Chipset）是主板的核心構(gòu)成部分，依據(jù)在主板上的排諸位置的不一樣，平時(shí)分為北橋芯片和南橋芯片。北橋芯片供給對(duì)CPU的類型和主頻、內(nèi)存的種類和最大容量ISA/PCI/AGP插槽、ECC糾錯(cuò)等支持。南橋芯片則供給對(duì)KBC（鍵盤(pán)控制器）、RTC（實(shí)不時(shí)鐘控制器）、USB（通用串行總線）、UltraDMA/33(66)EIDE數(shù)據(jù)傳輸方式和ACPI（高級(jí)能源管理）等的支持。此中北橋芯片起著主導(dǎo)性的作用，也稱為主橋（HostBridge）。除了最通用的南北