8位并行乘法器

8位并行乘法器在數(shù)字信號處理中，乘法器的速度對整個芯片以及系統(tǒng)性能有著重要影響。隨著超大規(guī)模集成電路的發(fā)展，高速、低功耗、版圖設(shè)計規(guī)則、占用芯片面積小等是乘法器研究的重點。串行乘法器，通常是兩個N位二進(jìn)制數(shù)x、y的乘積用簡單的方法計算就是利用移位操作來實現(xiàn)。但計算一次乘法需要8個周期，這種乘法器的優(yōu)點是所占用的資源是所有類型乘法器中最少的，在低速的信號處理中有著廣泛的應(yīng)用，但是串行乘法器速度比較慢、時延大。為了加快運算速度，一般的快速乘法器通常采用逐位并行的迭代陣列結(jié)構(gòu)，將每個操作數(shù)的N位都并行地提交給乘法器。但是一般對于FPGA來講，進(jìn)位的速度快于加法的速度，這種陣列結(jié)構(gòu)并不是最優(yōu)的。所以可以采用多級流水線的形式，將相鄰的兩個部分乘積結(jié)果再加到最終的輸出乘積上，即排成一個二叉樹形式的結(jié)構(gòu)，這樣對于N位乘法器需要lb(N)級來實現(xiàn)。一、VHDL代碼libraryIEEE;useIEEE.STD_LOGIC_1164.all;useIEEE.STD_LOGIC_ARITH.all;useIEEE.STD_LOGIC_UNSIGNED.all;entitychengfaisport(clk:instd_logic;a:in std_logic_VECTOR(7downto0);b:in std_logic_VECTOR(7downto0);cout:outstd_logic_VECTOR(15downto0));endchengfa;architectureoneofchengfaissignala1,b1:std_logic_vector(3downto0);signala2,b2:std_logic_vector(7downto4);signalcout1:std_logic_vector(15downto0);signalcout2:std_logic_vector(15downto0);signala1b1,a2b1,a1b2,a2b2:std_logic_vector(15downto0);beginprocess(a,b,clk)beginifclk'eventandclk='1'thena1b1<="0000"&(a(5downto0)*b(5downto0));a2b1<="00"&(a(7downto6)*b(5downto0))&"000000";a1b2<="00"&(a(5downto0)*b(7downto6))&"000000";a2b2<=(a(7downto6)*b(7downto6))&"000000000000";endif;endprocess;process(clk)beginifclk'eventandclk='1'thencout1<=a1b1+a2b1;cout2<=a1b2+a2b2;endif;endprocess;process(clk)beginifclk'eventandclk='1'thencout<=cout1+cout2;endif;endprocess;endone;sibZ13：e15:12