第四章集成電路設(shè)計(jì)

第四章集成電路設(shè)計(jì)第四章集成電路是由元、器件組成。元、器件分為兩大類：

無源元件電阻、電容、電感、互連線、傳輸線等有源器件

各類晶體管

集成電路中的無源源件占的面積一般都比有源器件大。所以設(shè)計(jì)時(shí)盡可能少用無源元件，尤其是電容、電感和大阻值的電阻。IC中有多種電容結(jié)構(gòu):

MOS電容結(jié)構(gòu)

PN結(jié)電容結(jié)構(gòu)金屬叉指電容結(jié)構(gòu)多晶硅/金屬-絕緣體-多晶硅電容

IC中主要電容器:

MOS電容PN結(jié)電容§4.1集成電路電容器

MOS電容器與平板電容和PN結(jié)電容都不相同。

因?yàn)榻饘?氧化物-半導(dǎo)體層結(jié)構(gòu)的電容具有獨(dú)特的性質(zhì)。電容—電壓特性取決于半導(dǎo)體表面的狀態(tài),隨柵極電壓變化，表面可處于：

積累；耗盡;反型.

一、MOS電容器1.

MOS

電容結(jié)構(gòu)金屬sio2半導(dǎo)體diVGC=CiCsCi+Cs串聯(lián)PN+sio2金屬金屬ToxN+Psio2縱向結(jié)構(gòu)橫向結(jié)構(gòu)MOS電容電容量Cox=Aε0εsio2ToxTox:

薄氧化層厚度；A:薄氧化層上金屬電極的面積。一般在集成電路中Tox不能做的太薄，所以要想提高電容量，只能增加面積。N+層為了減小串聯(lián)電阻及防止表面出現(xiàn)耗盡層。

集成電路中要制作一個(gè)30pF的MOS電容器，所用面積相當(dāng)于25個(gè)晶體管的面積。AlSiO2ALP+P-SUBN-epiP+N+N+

MOS電容P

N+PN外延NN+P在PN結(jié)反偏時(shí)的勢(shì)壘電容構(gòu)成的電容器,

PN結(jié)電容與MOS電容的數(shù)量級(jí)相當(dāng)。P襯+-二：PN結(jié)電容2.PN結(jié)電容突變PN結(jié)電容計(jì)算公式：PN結(jié)電容與雜質(zhì)濃度有關(guān)，若考慮橫向擴(kuò)散：總結(jié)面積=底面積+4個(gè)側(cè)面積A=πxjW2+4W2W:正方形pn結(jié)擴(kuò)散區(qū)的邊長(zhǎng)。發(fā)射區(qū)擴(kuò)散層—隔離層—隱埋層擴(kuò)散層PN結(jié)電容P襯底SiO2-P+隔離+N+埋層N+發(fā)射區(qū)P+N-+CjsP基區(qū)三、平板電容§4.2集成電阻器及版圖設(shè)計(jì)集成電路中的電阻

無源電阻

通常是合金材料或采用摻雜半導(dǎo)體制作的電阻.薄膜電阻擴(kuò)散電阻溝道電阻有源電阻將晶體管進(jìn)行適當(dāng)?shù)倪B接和偏置，利用晶體管的不同的工作區(qū)所表現(xiàn)出來的不同的電阻特性來做電阻.1、合金薄膜電阻

摻雜多晶硅薄膜也是一個(gè)很好的電阻材料，廣泛應(yīng)用于硅基集成電路的制造。采用一些合金材料沉積在二氧化硅或其它介電材料表面，通過光刻形成電阻條。常用的合金材料有：鉭Ta鎳鉻Ni-Cr氧化鋅ZnO鉻硅氧CrSiO一：薄層電阻不同摻雜濃度的半導(dǎo)體具有不同的電阻率，利用摻雜半導(dǎo)體的電阻特性，可以制造電路所需的電阻器。

2、多晶硅薄膜電阻3、摻雜半導(dǎo)體電阻方塊電阻的幾何圖形

＝R□·設(shè)計(jì)時(shí)只需考慮電阻的長(zhǎng)寬比即可，R□

根據(jù)工藝調(diào)整例：設(shè)計(jì)一個(gè)2kΩ基區(qū)電阻。一般基區(qū)擴(kuò)散的方塊電阻為200Ω/□，所以只要構(gòu)造長(zhǎng)寬比為10的圖形即可。根據(jù)摻雜工藝來分類擴(kuò)散電阻

對(duì)半導(dǎo)體進(jìn)行熱擴(kuò)散摻雜而構(gòu)成的電阻，精度較難控制離子注入電阻

離子注入方式形成的電阻，阻值容易控制，精度較高利用與集成電路兼容的擴(kuò)散工藝構(gòu)成的電阻器利用與集成電路兼容的擴(kuò)散層構(gòu)成，主要根據(jù)摻入雜質(zhì)濃度和擴(kuò)散形成的結(jié)深決定阻值。發(fā)射區(qū)的摻雜濃度高，電阻最小基區(qū)電阻相對(duì)大，集電區(qū)的最大

二：擴(kuò)散電阻N集電區(qū)擴(kuò)散電阻N+N+基區(qū)擴(kuò)散電阻NPN+發(fā)射區(qū)SiO2RP+襯底R(shí)N+

埋層N外延集電區(qū)P+P基區(qū)外延層擴(kuò)散電阻N發(fā)射區(qū)擴(kuò)散電阻(發(fā)射區(qū)擴(kuò)散層)

溝道電阻（夾層電阻）利用不同摻雜層之間的溝道形成的電阻器三：溝道電阻＝R□·R□=減小結(jié)深，增加方塊電阻的阻值；溝道電阻制作大阻值電阻的基本思想。即兩擴(kuò)散層之間的溝道因結(jié)深難以精確控制，所以溝道電阻的阻值也不能精確控制，精度要求高的電路不能采用溝道電阻。

PN+

NINPI外延層溝道電阻基區(qū)溝道電阻P電阻取決于夾層電阻率和結(jié)深。MOS多晶硅電阻柵氧化層多晶硅場(chǎng)氧化層RR

集成電路中幾種擴(kuò)散電阻器的比較電阻類型方塊電阻Ω/口相對(duì)誤差%溫度系數(shù)10-6/℃基區(qū)100-200±201500—2000發(fā)射區(qū)2-10±20+6000集電區(qū)100-1000±3可控基區(qū)溝道2~10×103±50+2500外延層2~5×103±30+3000外延層溝道4~10×103±7+3000薄膜—±3+200擴(kuò)散電阻的功耗限制單位電阻面積的功耗PAR□單位電阻條寬的工作電流IW(PA/R□)1/2單位電阻條寬的最大工作電流IWmax(PAmax/R□)1/2(PAmax/R□)1/2R□越大，R□越小，

擴(kuò)散電阻的最小條寬版圖設(shè)計(jì)規(guī)則所決定的最小擴(kuò)散條寬工藝水平和擴(kuò)散電阻精度要求所決定的最小擴(kuò)散條寬電阻最大允許功耗所決定的最小擴(kuò)散條寬在設(shè)計(jì)時(shí)應(yīng)取最大的一種擴(kuò)散電阻的最小條寬WRmin受三種因素的限制：

b.基區(qū)電阻等效模型

c.襯底電位與分布電容

集成電路中電阻模型集成電路中電阻基本是由各擴(kuò)散層形成，除了電阻本身，有反偏的PN結(jié)特性，帶來附加的電阻和電容(寄生參數(shù))襯底s，n端接最高電位防止電阻器的pn結(jié)正偏使電阻失效。晶體管有源電阻采用晶體管進(jìn)行適當(dāng)連接并使其工作在一定的狀態(tài)，利用它的導(dǎo)通電阻作為電路中的電阻元件使用。

雙極晶體管和MOS晶體管都可用作有源電阻MOS管有源電阻器MOS有源電阻及其I-V曲線

晶體管有源寄生電阻N+PN+

P襯底IcR1R2R3R4R5Rc=R1+R2+R3+R4+R5雙極晶體管集電區(qū)電阻

集成電路中集電區(qū)電阻Rc要比分立管的大。Rc的增大會(huì)影響高頻特性和開關(guān)性能。R1

長(zhǎng)方體電阻R2

埋層拐角體電阻R3

梯形電阻

R4

埋層拐角體電阻

R5

長(zhǎng)方體電阻

分別計(jì)算出各區(qū)的電阻后相加為方便起見常將集電極電流流經(jīng)的區(qū)域劃分為五個(gè)區(qū)§4.3

集成電路的互連技術(shù)和電感互連線

單片芯片上器件之間互連：金屬化工藝，金屬鋁薄膜電路芯片與外引線之間的連接(電路芯片與系統(tǒng)的互聯(lián))：引線鍵合工藝為保證模型的精確性和信號(hào)的完整性，需要對(duì)互連線的版圖結(jié)構(gòu)加以約束和進(jìn)行規(guī)整。3.在連接線傳輸大電流時(shí)，應(yīng)估計(jì)其電流容量并保留足夠裕量。

各種互連線設(shè)計(jì)應(yīng)注意的問題：1.為減少信號(hào)或電源引起的損耗及減少芯片面積，連線應(yīng)盡量短。

2.為提高集成度，在傳輸電流非常弱時(shí)如：

MOS柵極，大多數(shù)互連線應(yīng)以制造工藝提供的最小寬度來布線。

集成電路總電感可以有兩種形式

單匝線圈多匝線圈

多匝螺旋型線圈三.集成電路的電感多匝直角型線圈單匝線圈4.4集成器件和電路版圖設(shè)計(jì)一.版圖設(shè)計(jì)方式主要規(guī)定了掩模版各層圖形的寬度、間隔、重疊和兩個(gè)獨(dú)立的層間距離等的最小允許值。版圖設(shè)計(jì)規(guī)則是連接電路設(shè)計(jì)者和電路生產(chǎn)者之間的橋梁PN+N-Si集電區(qū)基區(qū)發(fā)射區(qū)集電極引線基極引線

發(fā)射極引線P

N+PN外延NN+P+-PN結(jié)電容微米設(shè)計(jì)規(guī)則：

以微米為尺度表示版圖最小允許值得大小。λ設(shè)計(jì)規(guī)則：

以λ為基本單位的幾何設(shè)計(jì)規(guī)則。將版圖規(guī)定尺寸均取為λ的整數(shù)倍來表示。

有兩種設(shè)計(jì)規(guī)則：微米設(shè)計(jì)規(guī)則，λ設(shè)計(jì)規(guī)則控制掩模版各層圖形的寬度、間隔和兩個(gè)獨(dú)立的層間距離實(shí)際工藝中，λ值不能簡(jiǎn)單的按比例壓縮，仍然保留微米設(shè)計(jì)規(guī)則。N外延集電區(qū)

N+埋層

p-SiP基區(qū)N+N+集成電路工藝流程針對(duì)大量應(yīng)用的NPN管設(shè)計(jì)的PNP晶體管制作需要采用與NPN管兼容的技術(shù)襯底PNP管發(fā)射區(qū)是利用NPN晶體管的基區(qū)兼容而成的基區(qū)就是原來的外延層集電區(qū)為襯底NPN晶體管橫向PNP管P型發(fā)射區(qū)和集電區(qū)是在標(biāo)準(zhǔn)基區(qū)P擴(kuò)散流程中形成的N型基區(qū)就是外延層，基極的引線區(qū)是在標(biāo)準(zhǔn)發(fā)射區(qū)N+

擴(kuò)散形成N外延集電區(qū)

N+埋層

p-SiP基區(qū)N+N+多極NPN管電流大，使電流均勻分布。將集電極、基極、發(fā)射極分為多個(gè)電極，電極用金屬電極連接在一起。集電區(qū)用一個(gè)埋層，集電極引線孔處要加N+擴(kuò)散。雙極型集成電路基本制造工藝相應(yīng)的版圖

第一次光刻N(yùn)+埋層擴(kuò)散孔光刻埋層氧化外延

第二次光刻P+隔離擴(kuò)散孔光刻

第三次光刻P型基區(qū)擴(kuò)散孔光刻

第四次光刻

N+發(fā)射區(qū)擴(kuò)散孔、集電極引線擴(kuò)散孔光刻

第五次光刻引線接觸孔光刻

第六次光刻金屬化內(nèi)連線光刻-反刻鋁

柵壓為零時(shí)，溝道不存在，加上一個(gè)正的柵壓才能形成N型溝道柵壓為零時(shí)，溝道已存在，加上一個(gè)負(fù)的柵壓才能使N型溝道消失柵壓為零時(shí)，溝道不存在，加上一個(gè)負(fù)的柵壓才能形成P型溝道。

柵壓為零時(shí)，溝道已存在，加上一個(gè)正的柵壓可以使P型溝道消失硅柵CMOS器件(反相器)一個(gè)nMOS和PMOS組成CMOS反相器工作原理輸入端高電平時(shí)：nMOS管導(dǎo)通，pMOS截止，輸出端通過導(dǎo)通的nMOS管接地，輸出端呈低電平。輸入端低電平時(shí)：pMOS管導(dǎo)通，nMOS截止，輸出端通過導(dǎo)通的pMOS管接到VDD上，呈現(xiàn)高電平。N阱CMOS設(shè)計(jì)規(guī)則列出的最小分辨率的微米規(guī)則與規(guī)則工藝的特征尺寸，版圖基本幾何圖形及間隔MOS自隔離，P型襯底接地(Vss)，N阱區(qū)接VDD多晶硅作引線，為降低電阻，減小功耗，提高速度。多晶硅要重?fù)诫sN+減小接觸電阻，金屬與N+和P+接觸連接(歐姆接觸)；金屬與多晶硅和襯底接觸，需增大接觸面積N阱硅柵CMOS工藝流程CMOS反相器

版圖設(shè)計(jì)主要規(guī)定了掩模版各層圖形的寬度、間隔、重疊和兩個(gè)獨(dú)立的層間距離等的最小允許值六.

雙極和MOS集成電路的比較制造工藝

MOS電路的源、漏極可同時(shí)擴(kuò)散，只需1次擴(kuò)散就形成。一般雙極電路至少需5次。工序和時(shí)間多，所以引入缺陷多，成品率低?；ミB線

IC中互連線占的面積非常大。因雙極電路輸入阻抗低，要比MOS互連線多許多。MOS可用硅柵電極和部分多晶硅互連線進(jìn)行工作。

集成度雙極電路一般用PN結(jié)隔離所需尺寸大，集成度遠(yuǎn)小于MOS型。性能雙極管的跨導(dǎo)與工作電流成正比與器件尺寸無關(guān)，MOS則有關(guān)，所以電流過大、過高速不適應(yīng)。掌握各種電阻、電容，電感，認(rèn)識(shí)相應(yīng)的結(jié)構(gòu)圖擴(kuò)散電阻的最小線寬受哪些因素限制，理解每一種因素理解版圖設(shè)計(jì)規(guī)則和按比例縮小原則PNP晶體管和雙極集成電路版圖的