第七章可編程邏輯器件的工作原理及應用

第七章可編程邏輯器件的工作原理及應用主講：司楊制作：張海峰電工教研室第七章可編程邏輯器件的工作原理及應用7.1可編程邏輯器件的編程原理17.2CPLD和FPGA的結構和特點27.3MAX_PLUS_II的基本使用方法與可編程邏輯器件的應用舉例3電工教研室7.1可編程邏輯器件的編程原理7.1.1概述一、數字電路的發(fā)展與可編程器件的出現二、PLD的發(fā)展態(tài)勢三、可編程邏輯器件的分類1.按集成密度劃分為7.1.2PLD的結構、表示方法1.PLD的基本結構2.PLD的邏輯符號表示方法3.編程連接技術4.低密度可編程邏輯器件電工教研室6.1.3可編程只讀存儲器PROM6.1.4可編程邏輯陣列PLA一、PLA基本結構二、PLA應用舉例6.1.5可編程陣列邏輯PAL6.1.6通用陣列邏輯GAL一、GAL16V8總體結構二、輸出邏輯宏單元（OLMC）1.OLMC的結構2.GAL16V8的結構控制字3.OLMC的配置三、行地址結構6.1.2PLD的結構、表示方法一、數字電路的發(fā)展與可編程器件的出現集成度：高效、低耗、高精度、高穩(wěn)定、智能化。VLSICLSICSSICMSIC7.1.1概述專用型：ASIC（ApplicationSpecificIntegratelCircuit)邏輯功能：通用型：54/74系列、74HC系列、74HCT系列等隨系統(tǒng)規(guī)模擴大：焊點多，可靠性下降功耗增加、成本升高占用空間擴大要承擔設計風險、周期長、成本高可編程器件

(PLD:ProgrammableLogicDevice）系統(tǒng)設計師們希望自己設計ASIC芯片，縮短設計周期，能在實驗室設計好后，立即投入實際應用。VLSIC二、PLD的發(fā)展態(tài)勢向低電壓和低功耗方向發(fā)展，

5V3.3V2.5V1.8V更低向高集成度、高速度方向發(fā)展集成度已達到400萬門以上向數、?；旌峡删幊谭较虬l(fā)展向內嵌多種功能模塊方向發(fā)展

RAM，ROM，DSP，CPU等PROMPLAPALGAL低密度可編程邏輯器件（LDPLD）EPLDCPLDFPGA高密度可編程邏輯器件（HDPLD）可編程邏輯器件（PLD）1.按集成密度劃分為三、可編程邏輯器件的分類7.1.2PLD的結構、表示方法與門陣列或門陣列乘積項和項PLD主體輸入電路輸入信號互補輸入輸出電路輸出函數反饋輸入信號

可由或陣列直接輸出，構成組合輸出；通過寄存器輸出，構成時序方式輸出。1.PLD的基本結構與門陣列或門陣列乘積項和項互補輸入2.PLD的邏輯符號表示方法(1)

連接的方式(2)基本門電路的表示方式F1=A?B?C與門或門ABCDF1

AB

C&

L

AB

C≥1L

DF1=A+B+C+D

三態(tài)輸出緩沖器輸出恒等于0的與門輸出為1的與門輸入緩沖器簡化熔絲編程技術是用熔絲作為開關元件，這些開關元件平時（在未編程時）處于連通狀態(tài)，加電編程時，在不需要連接處將熔絲熔斷，保留在器件內的熔絲模式決定相應器件的邏輯功能。

反熔絲編程技術也稱熔通編程技術，這類器件是用逆熔絲作為開關元件。這些開關元件在未編程時處于開路狀態(tài)，編程時，在需要連接處的逆熔絲開關元件兩端加上編程電壓，逆熔絲將由高阻抗變?yōu)榈妥杩?，實現兩點間的連接，編程后器件內的反熔絲模式決定了相應器件的邏輯功能。（1）熔絲(Fuse)和反熔絲(Anti-fuse)編程技術3.編程連接技術熔絲結構反熔絲結構示意體積小，集成度高，速度高，易加密，抗干擾，耐高溫只能一次編程，在設計初期階段不靈活

PLD表示的與門熔絲工藝的與門原理圖L=A?B?CVCC+(5V)

R

3kW

L

D1

D2

D3

A

B

C

高電平A、B、C有一個輸入低電平0VA、B、C三個都輸入高電平+5V5V0V5V低電平5V5V5VL=A·B·C

L

VCC

A

B

C

D

L

VCC

A

B

C

D

熔絲圖中L=AB連接連接連接斷開A、B、C中有一個為0A、B、C都為1輸出為0；輸出為1。情況2：L=AC斷開連接連接斷開情況1：L=ABCXX器件的開關狀態(tài)不同,電路實現邏輯函數也就不同101111（2）浮柵型電可寫紫外線擦除編程技術浮柵管相當于一個電子開關，如N溝浮柵管，當浮柵中沒有注入電子時，浮柵管導通；當浮柵中注入電子后，浮柵管截止。浮柵管的浮柵在原始狀態(tài)沒有電子，如果把源極和襯底接地，且在源-漏極間加電壓脈沖產生足夠強的電場，使電子加速躍入浮柵中，則使浮柵帶上負電荷，電壓脈沖消除后，浮柵上的電子可以長期保留；當浮柵管受到紫外光照射時，浮柵上的電子將流向襯底，擦除所記憶的信息，而為重新編程做好準備。浮柵型紫外線擦除熔絲結構早期PROM器件采用此工藝可反復編程不用每次上電重新下載，但相對速度慢，功耗較大三、浮柵編程技術用浮柵編程技術生產的編程單元是一種能多次改寫的ROM，即已寫入的內容可以擦去，也可以重新寫入新的內容。（一）疊柵型（SIMOS）存儲單元25V25VGND有11無11++開啟電壓5V5VGND

開啟電壓VT1。++++開啟電壓加大++++開啟電壓VT2?！痢?問題：浮柵上的電荷無放電通路，沒法泄漏。用紫外線照射芯片上的玻璃窗，則形成光電電流，把柵極電子帶回到多晶硅襯底，SIMOS管恢復到初始的導通狀態(tài)。（3）浮柵型電可寫電擦除編程技（E2PROM）

此類器件在CMOS管的浮柵與漏極間有一薄氧化層區(qū)，其厚度為10μm～15μm，可產生隧道效應。編程（寫入）時，漏極接地，柵極加20V的脈沖電壓，襯底中的電子將通過隧道效應進入浮柵，浮柵管正常工作時處于截止狀態(tài)，脈沖消除后，浮柵上的電子可以長期保留；若將其控制柵極接地，漏極加20V的脈沖電壓，浮柵上的電子又將通過隧道效應返回襯底，則使該管正常工作時處于導通狀態(tài)，達到對該管擦除的目的。編程和擦除都是通過在漏極和控制柵極上加入一定幅度和極性的電脈沖來實現，可由用戶在“現場”用編程器來完成。

浮柵型電可擦除熔絲結構大多數CPLD器件采用此工藝可反復編程不用每次上電重新下載，但相對速度慢，功耗較大面積大向浮柵寫入電荷時，G加25V，D接GND。擦除浮柵電荷時，G加5V，D接25V。（二）隧道型（FLOTOX）儲存單元

前面研究的可擦寫存儲器的缺點是擦除已存入的信息必須用紫外光照射一定的時間，因此不能用于快速改變儲存信息的場合。

FLOTOX管的結構剖面示意圖如圖所示。它與疊柵型管的不同在于浮柵延長區(qū)與漏區(qū)N之間的交疊處有一個厚度約為80埃的薄絕緣層。隧道型儲存單元制成的存儲器克服了這一缺點，它稱為電可改寫只讀存儲器E2PROM，即電擦除、電編程的只讀存儲器。隧道80埃（4）SRAM編程技術

與浮柵型熔絲結構基本相同。SRAM編程技術是在FPGA器件中采用的主要編程工藝之一。SRAM型的FPGA是易失性的，斷電后其內部編程數據（構造代碼）將丟失，需在外部配接ROM存放FPGA的編程數據?？煞磸途幊蹋瑢崿F系統(tǒng)功能的動態(tài)重構每次上電需重新下載，實際應用時需外掛EEPROM用于保存程序(2)浮柵MOS管開關用不同的浮柵MOS管連接的PLD，編程信息的擦除方法也不同。SIMOS管連接的PLD，采用紫外光照射擦除；FlotoxMOS管和快閃疊柵MOS管，采用電擦除方法。浮柵MOS管疊柵注入MOS(SIMOS)管浮柵隧道氧化層MOS(FlotoxMOS)管快閃(Flash)疊柵MOS管

當浮柵上帶有負電荷時，使得MOS管的開啟電壓變高，如果給控制柵加上VT1控制電壓，MOS管仍處于截止狀態(tài)。

當浮柵上沒有電荷時，給控制柵加上大于VT1的控制電壓

，MOS管導通。a.疊柵注入MOS(SIMOS)管

25V25VGND5V5VGND

iD

VT1

VT2

vGS

浮柵無電子

O

編程前

iD

VT1

VT2

vGS

浮柵無電子

浮柵有電子

O

編程前

編程后

5V5VGND5V5VGND導通截止若要擦除，可用紫外線或X射線，距管子2厘米處照射15-20分鐘。L=B?C連接連接斷開斷開連接連接斷開斷開1111浮柵延長區(qū)與漏區(qū)N+之間的交疊處有一個厚度約為80A(埃)的薄絕緣層——遂道區(qū)。當遂道區(qū)的電場強度大到一定程度，使漏區(qū)與浮柵間出現導電遂道，形成電流將浮柵電荷泄放掉。遂道MOS管是用電擦除的，擦除速度快。b.浮柵隧道氧化層MOS(FlotoxMOS)管

結構特點:

1.閃速存儲器存儲單元MOS管的源極N+區(qū)大于漏極N+區(qū)，而SIMOS管的源極N+區(qū)和漏極N+區(qū)是對稱的；

2.浮柵到P型襯底間的氧化絕緣層比SIMOS管的更薄。c.快閃疊柵MOS管開關

（FlashMemory)（自學）特點：結構簡單、集成度高、編程可靠、擦除快捷。PLD中的三種與、或陣列與陣列、或陣列均可編程(PLA)與陣列固定，或陣列可編程(PROM)與陣列可編程，或陣列固定(PAL和GAL等)三種與、或陣列有什么應用特點？輸出函數為最小項表達式輸出函數的乘積項數不可變每個乘積項所含變量數可變輸出函數的乘積項數可變每個乘積項所含變量數可變4.低密度可編程邏輯器件(LDPLD:Low-DensityPLD)

(1)PROM(ProgrammableROM)20世紀70年代初。與陣列固定，或陣列可編程。(2)PLA(ProgrammableLogicArray)20世紀70年代初。與陣列、或陣列都可編程。(3)PAL(ProgrammableArrayLogic)

20世紀70年代末。與陣列可編程，或陣列固定。(4)GAL(GenericArrayLogic)

20世紀80年代初。大部分與陣列可編程，或陣列固定。7.1.3可編程只讀存儲器PROM與陣列(固定)D2D1D0或陣列(可編程)A2A1A0完全譯碼陣列實現組合邏輯函數：將函數寫為最小項之和形式，將對應的與項或起來即可。容量＝與門數×或門數＝2n×m利用效率低。例：試用PROM實現4位二進制碼到Gray碼的轉換。轉換真值表與陣列或陣列A2A1A0A3D2D1D0D37.1.4可編程邏輯陣列PLA一、PLA基本結構

圖

PLA的基本結構

&≥1二、PLA應用舉例

例用PLA器件實現函數解：用PLA器件實現，需3個輸入端，2個輸出端。用卡諾圖法化簡，得出F1、F2的最簡與或式：相應的實現電路如圖10.5.2所示。圖10.5.2用PLA實現組合函數的設計

&≥1

例

由PLA構成的邏輯電路如圖所示，試寫出該電路的邏輯表達式，并確定其邏輯功能。寫出該電路的邏輯表達式：AnBnCnAnBnAnCnBnCn全加器AnBnCnAnBnCnAnBnCn試寫出該電路的邏輯表達式。

與陣列或陣列A3A2A1A0D3D2D1D0例：試用PLA實現4位二進制碼到Gray碼的轉換。解：利用卡諾圖化簡得最簡與或式：時序型PLA基本結構圖

PLA的與或陣列只能構成組合邏輯電路，若在PLA中加入觸發(fā)器則可構成時序型PLA，實現時序邏輯電路。與陣列或陣列······X1Xn觸發(fā)器······Z1ZmW1WlQkQ1······111000010100例：試用PLA和JK觸發(fā)器實現2位二進制可逆計數器。當X=0時，進行加法計數；X=1時，進行減法計數。解：X為控制信號，Y為進位（借位）輸出信號。X/YQ2Q10011100/01/01/11/01/00/00/10/001000001010011100101110111010100110001①畫狀態(tài)圖②列狀態(tài)轉移表③求狀態(tài)、驅動和輸出方程比較得驅動方程：④畫陣列圖1J>C11K1J>C11KX1CPQ1Q2Y7.1.5可編程陣列邏輯PAL 除了具有與陣列和或陣列以外，還有輸出和反饋電路：專用輸出結構可編程輸入/輸出結構寄存器輸出結構異或輸出結構圖

PAL器件的基本電路結構&≥1圖

專用輸出結構&&≥1≥1特點：或非門輸出或互補輸出常用器件：PAL16L8,PAL20L10等圖

可編程輸入/輸出結構≥1（1）端口既可做輸入也可做輸出（2）做輸出端口時，輸出信號又可被反饋到輸入，構成簡單的觸發(fā)器。圖寄存器輸出結構&≥1(1)增加了D觸發(fā)器,整個PAL的所有D觸發(fā)器共用一個時鐘和輸出使能信號。(2)可構成同步時序邏輯電路圖

異或輸出結構&&=11增加了異或門，使時序邏輯電路的設計得到簡化。例1：用PAL設計一個帶使能端（低電平有效）的2/4線譯碼器，輸出低電平有效。解：使能輸入：EN；譯碼地址輸入：A1和A0；輸出為：Y0,Y1,Y2,Y3。由真值表可知：Y0=A1A0,Y1=A1A0,Y2=A1A0,Y3=A1A0,

最好選用低電平輸出有效的專用輸出結構或可編程I/O型PAL。由要求有使能輸出，應選用帶有三態(tài)輸出的PAL器件。選用PAL16L8器件實現的簡化示意如圖：11EN1

1EN1

1EN1

1EN

1

1

1ENA0A1Y0Y1Y2Y3例1實現電路圖6.1.6通用陣列邏輯GAL一、GAL16V8總體結構8個輸入緩沖器（引腳2~9）；8個輸出緩沖反相器（引腳12~19）

；

8個輸出反饋/輸入緩沖器（既可做輸入也可做輸出），因此為16V8；1個時鐘輸入緩沖器；

1個選通信號輸入反相器；

20個引腳的器件；…………1111EN&19270031CLKOLMC（19）1.8×8個與門，可實現64個乘積項(ProductTerm)。2.每個與門有32個輸入端（每個乘積項可包含16個變量）。

3.每個輸出端最多只能包含8個乘積項，當表達式邏輯化簡后，乘積項數多于8個時，則必須適當拆開，再分配給另一個OLMC。

4.最多有16個引腳作為輸入端（指16個輸入變量，CLK不屬于輸入變量），最多有8個引腳作為輸出端。

二、輸出邏輯宏單元（OLMC）1.OLMC的結構：

(1)8輸入的或門

(2)異或門：控制輸出信號的極性

高電平有效

低電平有效

(3)DFF

(4)4個多路選擇器①乘積項多路選擇器(PTMUX—ProductTermMultiplexer)

②三態(tài)多路選擇器(TSMUX)

③輸出多路選擇器(OMUX)

④反饋多路選擇器(FMUX)1

1

1

1

1

01

0

1

1

0

0

0

1

1

0

1

00

0

1

0

0

0

I/O（n）Q來自鄰級輸出(m)AC0AC1(n)AC1(m)12、19號OLMC中的FMUX：AC0為SYN，AC1(m)為SYN。圖10.6.2OLMC的結構框圖表FMUX的控制功能表AC0AC1(n)AC1(m)反饋信號來源10×本單元觸發(fā)器Q端11×本單元I./O端0×1鄰級(m)輸出0×0低電平“0”(地)***在OLMC(12)和OLMC(19)中SYN代替AC0，SYN代替AC1(m)。2.GAL16V8的結構控制字GAL16V8的各種配置由結構控制字確定。圖10.7.3GAL16V8結構控制字的組成32位乘積項禁止位4位XOR(n)1位SYN8位AC1(n)1位AC04位XOR(n)32位乘積項禁止位82位12～1516～1912～19(n)(n)(n)PT63～PT32PT31～PT03.OLMC的配置1EN1CLKNCNCOENCNC來自鄰級輸出(m)至另一個鄰級CLKOE(a)專用輸入模式(b)專用組合輸出模式1EN1CLKNCOENC=11VccXOR(n)NCNCNCCLKOE1EN1CLKNCOENC=11XOR(n)NCCLKNCOE來自鄰級輸出（m）OLMC(n)I/O(n)NC來自與陣列反饋（c）反饋組合輸出模式（d）時序電路中的組合輸出模式1EN1CLKOE=11XOR（n）CLKOE來自鄰級輸出(m)I/O(n)NC來自與陣列反饋(e)寄存器輸出模式1EN1CLKOE=11XOR(n)CLKOE來自鄰級輸出（m）I/O(n)NC來自與陣列反饋OLMC(n)QD>Q圖OLMC的5種工作模式下的簡化電路三、行地址結構圖GAL16V8編程單元的地址分配移位寄存器與邏輯陣列與邏輯陣列PT63

PT32PT31PT003132電子標簽電子標簽保留地址空間3359結構控制字6082位加密單元保留整體擦除616263SDOSDISCLK行地址熔絲圖0000???00000011???1010……對應××××???××××××--???-×-×

……共64行031SUPPER／L編程器采用下拉式菜單技術和多窗口技術，人機界面良好，操作使用簡單，我們以它為例進行編程介紹。例1：用GAL設計一個帶使能端（低電平有效）的2/4線譯碼器，輸出低電平有效。解：2個信號輸入A1，A0；一個使能控制端，4個輸出端。選擇EN由11引腳輸入，Y3,Y2,Y1,Y0分別由OLMC（12）~OLMC（15）提供。應配置為專用組合輸出模式：AC0=0，AC1=1；XOR=0；SYN=1；乘積項數為1。

OLMC(n)乘積項數SYNAC0AC1（n）XOR（n）輸出極性配置模式1514131211111111000000000000低電平低電平低電平低電平專用組合專用組合專用組合專用組合OLMC的配置：例

人的血型有A、B、AB、O型4種。輸血時輸血者的血型與受血者的血型必須符合圖10.7.6所示的關系。試用1片GAL16V8設計一個邏輯電路，判斷輸血者的血型與受血者的血型是否符合上述規(guī)定。解：設定輸血者血型用X1、X2表示，受血者血型用X3、X4表示。取值組合為00～11時，分別表示血型為A、B、AB、O型；輸出為F：取值為1時，表示血型相符，否則，表示血型不符。根據題意得到真值表為：X1X2X3X4F00001000100010100110010000101101101011101000010010101011011011001110111110111111例的真值表由真值表，經卡諾圖法化簡

X3X4X1X20001111000110111111111101電工教研室7.2CPLD和FPGA的結構和特點6.2.1PLD的發(fā)展和現狀一、PLD的發(fā)展歷程二、PLD的現狀6.2.2CPLD/FPGA的特點1.基本結構2.編程工藝3.器件規(guī)模4.FPGA/CPLD生產商6.2.3復雜可編程邏輯器件（CPLD）的結構和基本原理一、復雜可編程邏輯器件（CPLD）的結構1.可編程邏輯陣列（LAB）2.可編程I/O單元（IOC）

3.可編程內部連線（PIA）

電工教研室6.2.4現場可編程門陣列（FPGA）的結構和基本原理一、FPGA的基本結構1.可編程邏輯塊（CLB）2.輸入/輸出模塊（IOB）3.可編程互連資源（PIR）二、CPLD與FPGA的區(qū)別三、大的PLD生產廠家四、FPGA和CPLD的選用1.器件的資源2.芯片速度3.器件功耗4.FPGA/CPLD的選擇5.FPGA/CPLD封裝7.2.1PLD的發(fā)展和現狀一、PLD的發(fā)展歷程PROM、EPROM、EEPROM

只能完成簡單的數字邏輯功能PAL、GAL、PLA

PLD能以乘積和的形式完成大量的組合邏輯功能(規(guī)模較小)CPLD、FPGA

設計與制造集成電路的任務已不完全由半導體廠商來獨立承擔。系統(tǒng)設計師們更愿意自己設計專用集成電路(ASIC)芯片，而且希望ASIC的設計周期盡可能短，最好是在實驗室里就能設計出合適的ASIC芯片，并且立即投入實際應用之中，因而出現了現場可編程邏輯器件(FPLD)，其中應用最廣泛的當屬現場可編程門陣列

(FPGA)和復雜可編程邏輯器件(CPLD)。幾乎所有應用門陣列、PLD和中小規(guī)模通用數字集成電路的場合均可應用FPGA和CPLD器件。70年代80年代90年代PROM和PLA器件改進的PLA器件GAL器件FPGA器件EPLD器件CPLD器件內嵌復雜功能模塊的SOPCCPLD器件FPGA器件二、PLD的現狀目前，使用較廣泛的PLD有CPLD和FPGA兩大類。CPLD：(ComplexProgrammableLogicDevice)復雜的可編程邏輯器件。專指那些集成規(guī)模大于1000門以上的可編程邏輯器件。

ROM型器件停電數據可保存。FPGA：(FieldProgrammableGateArray)現場可編程門陣列。它是一種由掩膜可編程門陣列和可編程邏輯器件兩者演變而來的通用型用戶可編程器件。

RAM型器件停電數據不可保存，須與存儲器連用。7.2.2CPLD/FPGA的特點CPLD可編程邏輯宏單元LMC，LogicMacroCell（結構較復雜）復雜的I/O控制塊（完成芯片上邏輯與外部封裝腳的接口）邏輯單元之間采用連續(xù)式互連結構（固定長度的金屬線）內部延時時間固定，可預測FPGA可編程邏輯功能塊（實現用戶功能的基本單元）可編程I/O塊（完成芯片上邏輯與外部封裝腳的接口）邏輯單元之間采用分段式互連結構（不同長度的金屬線）內部延時時間不固定，預測性差1.基本結構CPLDFPGA集總式互連分布式互連CPLDEPROMEEROMFLASHFPGA反熔絲（Actel）RAM（Xillinx）2.編程工藝CPLDFPGA集成規(guī)模小（最大數萬門）大（最高達百萬門）單元粒度大（PAL結構）?。≒ROM結構）互連方式集總總線分段總線、長線、專用互連編程工藝EPROM、EEROM、FlashSRAM編程類型ROM型RAM型，須與存儲器連用3.器件規(guī)模ALTERAFPGA：

FLEX系列：10K、10A、10KE，EPF10K30EAPEX系列：20K、20KEEP20K200EACEX系列：1K系列EP1K30、EP1K100

STRATIX系列：EP1系列EP1S30、EP1S120CPLD：

MAX7000/S/A/B系列：EPM7128SMAX9000/A系列FPGA：

XC3000系列，XC4000系列，XC5000系列

Virtex系列

SPARTAN系列：XCS10、XCS20、XCS30CPLD：

XC9500系列：XC95108、XC95256XILINX4．FPGA/CPLD生產商LATTICEVANTIS（AMD）ispLSI系列：1K、2K、3K、5K、8KispLSI1016、ispLSI2032、

ispLSI1032E、ispLSI3256AMACH系列ispPAC系列：其它PLD公司：ACTEL公司：ACT1/2/3、40MXATMEL公司：ATF1500AS系列、40MXCYPRESS公司：QUIKLOGIC公司：CPLD：

SOMUCHIC！FPGACPLD４．FPGA/CPLD生產商5.可編程邏輯器件結構示意圖輸入/輸出單元互連資源邏輯塊7.2.3復雜可編程邏輯器件（CPLD）的結構和基本原理

現在一般把所有超過某一集成度（如1000門以上）的PLD器件都稱為CPLD。CPLD由可編程邏輯的功能塊圍繞一個可編程互連矩陣構成。由固定長度的金屬線實現邏輯單元之間的互連，并增加了I/O控制模塊的數量和功能。可以把CPLD的基本結構看成由可編程邏輯陣列（LAB）、可編程I/O控制模塊和可編程內部連線（PIA）等三部分組成。LABLABLABLABLABLABLABLABLABLABLABLABLABLABLABLABI/O控制模塊PIAMAX7123的結構一、復雜可編程邏輯器件（CPLD）的結構1．可編程邏輯陣列（LAB）

可編程邏輯陣列又若干個可編程邏輯宏單元（LogicMacroCell，LMC）組成，LMC內部主要包括與陣列、或陣列、可編程觸發(fā)器和多路選擇器等電路，能獨立地配置為時序或組合工作方式。宏單元結構圖CPLD中與、或門的表示方法ABCDP(乘積項)ACDP=A·C·DABCDF（或項）F=A+B+DABD（1）乘積項共享結構

在CPLD的宏單元中，如果輸出表達式的與項較多，對應的或門輸入端不夠用時，可以借助可編程開關將同一單元（或其他單元）中的其他或門與之聯合起來使用，或者在每個宏單元中提供未使用的乘積項給其他宏單元使用。EPM7128E乘積項擴展和并聯擴展項的結構圖

（2）多觸發(fā)器結構

早期可編程器件的每個輸出宏單元（OLMC）只有一個觸發(fā)器，而CPLD的宏單元內通常含兩個或兩個以上的觸發(fā)器，其中只有一個觸發(fā)器與輸出端相連，其余觸發(fā)器的輸出不與輸出端相連，但可以通過相應的緩沖電路反饋到與陣列，從而與其他觸發(fā)器一起構成較復雜的時序電路。這些不與輸出端相連的內部觸發(fā)器就稱為“隱埋”觸發(fā)器。這種結構可以不增加引腳數目，而增加其內部資源。

（3）異步時鐘早期可編程器件只能實現同步時序電路，在CPLD器件中各觸發(fā)器的時鐘可以異步工作，有些器件中觸發(fā)器的時鐘還可以通過數據選擇器或時鐘網絡進行選擇。此外，OLMC內觸發(fā)器的異步清零和異步置位也可以用乘積項進行控制，因而使用更加靈活。2．可編程I/O單元（IOC）

CPLD的I/O單元（Input/OutputCell，IOC），是內部信號到I/O引腳的接口部分。根據器件和功能的不同，各種器件的結構也不相同。由于陣列型器件通常只有少數幾個專用輸入端，大部分端口均為I/O端，而且系統(tǒng)的輸入信號通常需要鎖存。因此I/O常作為一個獨立單元來處理。

3．可編程內部連線（PIA）

可編程內部連線的作用是在各邏輯宏單元之間以及邏輯宏單元和I/O單元之間提供互連網絡。各邏輯宏單元通過可編程連線陣列接收來自輸入端的信號，并將宏單元的信號送目的地。這種互連機制有很大的靈活性，它允許在不影響引腳分配的情況下改變內部的設計。7.2.4現場可編程門陣列（FPGA）的結構和基本原理

FPGA出現在20世紀80年代中期，與陣列型PLD有所不同，FPGA由許多獨立的可編程邏輯模塊組成，用戶可以通過編程將這些模塊連接起來實現不同的設計。FPGA具有更高的集成度、更強的邏輯實現能力和更好的設計靈活性。

FPGA器件具有高密度、高速率、系列化、標準化、小型化、多功能、低功耗、低成本，設計靈活方便，可無限次反復編程，并可現場模擬調試驗證等特點。

FPGA是現場可編程門陣列（FieldProgrammableGateArray）的簡稱，80年代中期由美國Xilinx公司首先推出，是一種大規(guī)模可編程數字集成電路器件．它能使用戶借助計算機自行設計自己需要的專用集成電路芯片，在計算機上進行功能仿真和實時仿真，及時發(fā)現問題，調整電路，改進設計方案．

FPGA由可編程邏輯塊（CLB）、輸入/輸出模塊（IOB）及可編程互連資源（PIR）等三種可編程電路和一個SRAM結構的配置存儲單元組成。CLB是實現邏輯功能的基本單元，它們通常規(guī)則地排列成一個陣列，散布于整個芯片中；可編程輸入/輸出模塊（IOB）主要完成芯片上的邏輯與外部引腳的接口，它通常排列在芯片的四周；可編程互連資源（IR）包括各種長度的連線線段和一些可編程連接開關，它們將各個CLB之間或CLB與IOB之間以及IOB之間連接起來，構成特定功能的電路。一、FPGA的基本結構（1）CLB：（2）IOB:分布于芯片中央，實現規(guī)模不大的組合、時序電路。分布于芯片四周，實現內部邏輯電路與芯片外部引腳的連接。（3）IR：包括不同類型的金屬線、可編程的開關矩陣、可編程的連接點。經編成實現CLB之間，CLB與IOB之間的連接。（4）SRAM:存放CLB、IOB以及互連開關的編程數據。斷電時，SRAM信息丟失，FPGA不能實現任何功能。每次通電時，需給SRAM“裝載”信息，自動完成。信息存放在EPROM。SRAM的特點：可靠，抗干擾能力強，綜合測試能力強。圖10.8.2FPGA內SRAM單元QQT讀/寫數據組態(tài)控制FPGA的基本結構圖1．可編程邏輯塊（CLB）

CLB主要由邏輯函數發(fā)生器、觸發(fā)器、數據選擇器等電路組成。邏輯函數發(fā)生器主要由查找表LUT(lookuptable)構成函數發(fā)生器基于查找表單元：

3．可編程互連資源（PIR）

PIR由許多金屬線段構成，這些金屬線段帶有可編程開關，通過自動布線實現各種電路的連接。實現FPGA內部的CLB和CLB之間、CLB和IOB之間的連接。

XC4000系列采用分段互連資源結構，按相對長度可分為單長線、雙長線和長線等三種。2．輸入/輸出模塊（IOB）

IOB主要由輸入觸發(fā)器、輸入緩沖器和輸出觸發(fā)/鎖存器、輸出緩沖器組成，每個IOB控制一個引腳，它們可被配置為輸入、輸出或雙向I/O功能。二、CPLD與FPGA的區(qū)別CPLDFPGA內部結構Product－termLook－upTable程序存儲內部EEPROMSRAM，外掛EEPROM資源類型組合電路資源豐富觸發(fā)器資源豐富集成度低高使用場合完成控制邏輯能完成比較復雜的算法速度慢快其他資源－EAB，鎖相環(huán)保密性可加密一般不能保密FPGA采用SRAM進行功能配置，可重復編程，但系統(tǒng)掉電后，SRAM中的數據丟失。因此，需在FPGA外加EPROM，將配置數據寫入其中，系統(tǒng)每次上電自動將數據引入SRAM中。CPLD器件一般采用EEPROM存儲技術，可重復編程，并且系統(tǒng)掉電后，EEPROM中的數據不會丟失，適于數據的保密。FPGA器件含有豐富的觸發(fā)器資源，易于實現時序邏輯，如果要求實現較復雜的組合電路則需要幾個CLB結合起來實現。CPLD的與或陣列結構，使其適于實現大規(guī)模的組合功能，但觸發(fā)器資源相對較少。FPGA為細粒度結構，CPLD為粗粒度結構。FPGA內部有豐富連線資源，CLB分塊較小，芯片的利用率較高。CPLD的宏單元的與或陣列較大，通常不能完全被應用，且宏單元之間主要通過高速數據通道連接，其容量有限，限制了器件的靈活布線，因此CPLD利用率較FPGA器件低。FPGA為非連續(xù)式布線，CPLD為連續(xù)式布線。FPGA器件在每次編程時實現的邏輯功能一樣，但走的路線不同，因此延時不易控制，要求開發(fā)軟件允許工程師對關鍵的路線給予限制。CPLD每次布線路徑一樣，CPLD的連續(xù)式互連結構利用具有同樣長度的一些金屬線實現邏輯單元之間的互連。連續(xù)式互連結構消除了分段式互連結構在定時上的差異，并在邏輯單元之間提供快速且具有固定延時的通路。CPLD的延時較小。三、大的PLD生產廠家最大的PLD供應商之一FPGA的發(fā)明者，最大的PLD供應商之一ISP技術的發(fā)明者提供軍品及宇航級產品Altera主流芯片1.主流CPLD產品：

MAXII：新一代PLD器件,0.18umfalsh工藝,2004年底推出,采用FPGA結構,配置芯片集成在內部,和普通PLD一樣上電即可工作。容量比上一代大大增加,內部集成一片8Kbits串行EEPROM,增加很多功能。MAXII采用2.5v或者3.3v內核電壓,MAXIIG系列采用1.8v內核電壓。早期的CPLD芯片主要有MAX3000、MAX7000系列。MAXII器件家族

FeatureEPM240/GEPM570/GEPM1270/GEPM2210/G邏輯單元(LE)2405701,2702,210等效宏單元（Macrocell）1924409801,700最大用戶IO80160212272內置Flash大小(bit)8K8K8K8K管腳到管腳延時(ns)3.6-4.53.6-5.53.6-6.03.6-6.52.主流FPGA產品Altera的主流FPGA分為兩大類,一種側重低成本應用,容量中等,性能可以滿足一般的邏輯設計要求,如Cyclone,CycloneII;還有一種側重于高性能應用,容量大,性能能滿足各類高端應用,如Startix,StratixII等,用戶可以根據自己實際應用要求進行選擇。在性能可以滿足的情況下,優(yōu)先選擇低成本器件。Cyclone（颶風）：Altera中等規(guī)模FPGA,2003年推出,0.13um工藝,1.5v內核供電,與Stratix結構類似,是一種低成本FPGA系列,是目前主流產品,其配置芯片也改用全新的產品。型號（1.5V）邏輯單元鎖相環(huán)M4KRAM塊備注EP1C32,910113每塊RAM為4Kbit,可以另加1位奇偶校驗位EP1C44,000217EP1C65,980220EP1C1212,060252EP1C2020,060264CycloneII：Cyclone的下一代產品,2005年開始推出,90nm工藝,1.2v內核供電,屬于低成本FPGA,性能和Cyclone相當,提供了硬件乘法器單元CycloneII系列概覽特性EP2C5EP2C8EP2C20EP2C35EP2C50EP2C70邏輯單元（LE）4,6088,25618,75233,21650,52868,416M4KRAM塊263652105129250RAM總量119,808165,888239,616483,840594,4321,152,000嵌入式18×18乘法器1318263586150鎖相環(huán)（PLL）224444最大可用I/O管腳142182315475450622Stratix

：altera大規(guī)模高端FPGA,2002年中期推出,0.13um工藝,1.5v內核供電。集成硬件乘加器,芯片內部結構比Altera以前的產品有很大變化。1.5v邏輯單元LE512bitRAM塊4KbitRAM塊512KMegaRAM塊DSP塊備注EP1S1010570946016每個DSP塊可實現4個9x9乘法/累加器RAM塊可以另加奇偶校驗位EP1S201846019482210EP1S2525660224138210EP1S3032470295171412EP1S4041250384183414EP1S6057120574292618EP1S8079040767364922EP1S12011414011185201228StratixII:Stratix的下一代產品,2004年中期推出,90um工藝,1.2v內核供電,大容量高性能FPGAStratixII系列概覽功能EP2S15EP2S30EP2S60EP2S90EP2S130EP2S180自適應邏輯模塊（ALM）6,24013,55224,17636,38453,01671,760等效邏輯單元（LE）15,60033,88060,44090,960132,540179,400M512RAM塊(512bits)104202329488699930M4KRAM塊(4Kbits）78144255408609768M-RAM塊(512K）012469總共RAMbits419,3281,369,7282,544,1924,520,4486,747,8409,383,040DSP塊（每個DSP包含4個18x18乘法器）121636486396鎖相環(huán)（PLL）6612121212最大可用I/O管腳3585427028861,1101,158Xilinx主流芯片1.主流CPLD產品：XC9500Flash工藝PLD,常見型號有XC9536，XC9572，XC95144等。型號后兩位表示宏單元數量。5v3.3v2.5v宏單元XC9536XC9536XLXC9536XV36XC9572XC9572XLXC9572XV72XC95108XC95108XLXC95108XV108XC95144XC95144XLXC95144XV144XC95288XC95288XLXC95288XV288

CoolRunner-II：1.8v低功耗PLD產品，簡評：靜態(tài)功耗很低，性能指標優(yōu)于XC9500，主要用于用于電池供電系統(tǒng)，但使用者還不是非常廣泛1.8v宏單元備注XC2C3232XC2C6464XC2C128128XC2C256256XC2C384384XC2C5125122.主流FPGA產品Xilinx的主流FPGA分為兩大類，一種側重低成本應用，容量中等，性能可以滿足一般的邏輯設計要求，如Spartan系列；還有一種側重于高性能應用，容量大，性能能滿足各類高端應用，如Virtex系列，用戶可以根據自己實際應用要求進行選擇。在性能可以滿足的情況下，優(yōu)先選擇低成本器件。Spartan-3/3L:

新一代FPGA產品，結構與VirtexII類似，全球第一款90nm工藝FPGA，1.2v內核，于2003年開始陸續(xù)推出。簡評：成本低廉，總體性能指標不是很優(yōu)秀，適合低成本應用場合，是Xilinx未來幾年在低端FPGA市場上的主要產品1.2vSlices18x18乘法器RAM塊備注XC3S5076844每個RAM塊容量是18KbitXC3S20019201212XC3S40035841616XC3S100076802424XC3S1500133123232XC3S2000204804040XC3S4000276489696XC3S500033280104104Spartan-3E：xilinx最新推出的低成本FPGA，基于Spartan-3/3L，對性能和成本進一步優(yōu)化器件XC3S100EXC

3S250EXC

3S500EXC

3S1200EXC

3S1600ELogicCells2,1605,50810,47619,51233,19218x18Multipliers412202836BlockRAMBits72K216K360K504K648KDistributedRAMBits15K38K73K136K231KDCMs24488最大差分I/O對406892124156最大差單端I/O108172232304376Virtex-4:

xilinx最新一代高端FPGA產品，包含三個子系列：LX，SX，FX簡評：各項指標比上一代VirtexII均有很大提高，獲得2005年EDN雜志最佳產品稱號，從2005年年底開始，將逐步取代VirtexII，VirtexII-Pro,是未來幾年Xilinx在高端FPGA市場中的最重要的產品1.2vSlicesRAM塊DSP塊備注4VLX1561444832每個RAM塊容量是18Kbit，DSP塊可以配置為1個18x18乘法器，加法器或累加器4VLX251075272484VLX401843296644VLX6026624160644VLX8035840200804VLX10049152240964VLX16067584288964VLX2008908833696Virtex-II:2002年推出，0.15um工藝，1.5v內核，大規(guī)模高端FPGA產品簡評：Xilinx比較成功的產品，目前在高端產品中使用廣泛，新設計推薦用戶轉到Virtex-4器件上1.5vSlices18x18乘法器RAM塊備注XC2V4025644每個RAM塊容量是18KbitXC2V8051288XC2V25015362424XC2V50030723232XC2V100051204040XC2V150076804848XC2V2000107705656XC2V3000143369696XC2V400023040120120XC2V600033792144144XC2V800046592168168

四、FPGA和CPLD的選用1.器件的資源三家主流公司產品：

Altera、Xilinx：數千門~數百萬門

Lattice：數萬門以下資源占用以仿真系統(tǒng)給出的報告為準，并應留有適當的余量（20%）。2.芯片速度芯片速度越高，其對微小毛刺信號的反映越靈敏，系統(tǒng)工作的穩(wěn)定性越差。芯片的速度等級與其價格的關系。3.器件功耗

CPLD：5V、3.3VFPGA：5V、3.3V、2.5V、

1.8V、1.5V4.FPGA/CPLD的選擇

CPLD選用：（1）邏輯密集型；（2）中小規(guī)模（1000~50000）；（3）免費軟件支持；（4）編程數據不丟失，電路簡單；（5）ISP特性，編程加密；（6）布線延遲固定，時序特性穩(wěn)定；

FPGA選用：（1）數據密集型；（2）大規(guī)模設計（5000~數百萬門）；（3）SOC設計；（4）ASIC的設計仿真；（5）布線靈活，但時序特性不穩(wěn)定；（6）需用專用的ROM進行數據配置。5.FPGA/CPLD封裝常見封裝：PLCC、PQFQ、TQFP、RQFP、

VQFP、MQFP、PGA、BGA等。引腳數：28~1517電工教研室7.3MAX_PLUS_II的基本使用方法與

可編程邏輯器件的應用舉例請參見Maxplus使用指南請參見Maxplus使用簡介PLD的開發(fā)流程圖編程的目標文件.POF文件SRAM目標文件(.SOF)JEDEC文件(.JED)十六進制(Intel格式)文件(.HEX)Tabular文本文件(.TTF)串行位流文件(.SBF)PLD開發(fā)軟件LogicalDevices公司的CUPL軟件DataI/O公司的ABEL軟件Xilinx公司的Fundation軟件Altera公司的MAX+PLUSⅡ軟件Lattice公司的ISPSynarioSystem軟件 通常這些軟件只能開發(fā)本公司生產的器件。PLD編程器Xeltek公司的SUPERPRO系列編程器Microcontrollers（如：INTEL公司的8751H、8796BH等）；PLD器件（如各種PAL、GAL器件、XILINX公司的XC7372-68PL(159) 等CPLD器件、Lattice公司的ispLSI1016-44PL(60)、ispLSI1032-84PL(62)等ispLSI器件的編程。原理圖/VHDL文本編輯綜合FPGA/CPLD適配FPGA/CPLD編程下載FPGA/CPLD器件和電路系統(tǒng)時序與功能門級仿真1、功能仿真2、時序仿真邏輯綜合器結構綜合器1、isp方式下載2、JTAG方式下載3、針對SRAM結構的配置4、OTP器件編程

功能仿真

1.8FPGA／CPLD設計流程應用FPGA/CPLD的EDA開發(fā)流程:編譯器的輸入和輸出文件MAX+PLUSII設計文件(.gdf,.tdf,.vhd)MAX+PLUSII編譯器編譯器網表提取模塊（包含各種網表的閱讀器）功能、定時或鏈接SNF提取模塊EDIF、VHDL和VerilogNetlist生成模塊數據庫生成模塊劃分模塊設計醫(yī)生邏輯綜合模塊裝入模塊裝配模塊第三方

EDA設計文件(.edf,.sch,.xnf)功能仿真網表文件(.snf)定時仿真網表文件(.snf)編程文件(.pof,.sof,.jed)第三方

EDA仿真和定時文件(.edo,vo,vho,sdo)映射文件(.lmf)指定和配置信息(.acf)設計輸入總結設計文件支持文件MAX+PLUSII圖形編輯器MAX+PLUSII文本編輯器MAX+PLUSII符號編輯器MAX+PLUSII波形編輯器.gdf.tdf.vhd.sch.edf.xnfMAX+PLUSII第三方

EDA工具.sym.inc用戶.wdf.lmf1.9設計輸入(原理圖／HDL文本編輯)1.圖形輸入

圖形輸入

原理圖輸入

狀態(tài)圖輸入波形圖輸入第三講FPGA/CPLD硬件設計開發(fā)信息與通信學院：謝躍雷原理圖/HDL文本編輯綜合FPGA/CPLD適配FPGA/CPLD編程下載FPGA/CPLD器件和電路系統(tǒng)時序與功能門級仿真1、功能仿真2、時序仿真邏輯綜合器結構綜合器1、isp方式下載2、JTAG方式下載3、針對SRAM結構的配置

4、OTP器件編程

功能仿真應用FPGA/CPLD的EDA開發(fā)流程:下載線及下載板電路用戶板電路設計通常，將對CPLD的下載稱為編程(Program)，對FPGA中的SRAM進行直接下載的方式稱為配置(Configure)，但對于OTPFPGA的下載和對FPGA的專用配置ROM的下載仍稱為編程。以Altera公司的CPLD及FPG為主說明編程與配置方法一、ByteBlaster并行下載方式在實際應用中，Altera公司的器件一般采用ByteBlaster并行下載方，因為這種下載方式既方便，速度又快。Altera的ByteBlaster并行下載電纜的一端為25芯接口，可以與計算機上的25芯并口相連，另一端為l0芯接口，與含有目標器件的電路板相連。JTAG接口

JTAG(Joint

Test

Action

Group:聯合測試行動小組)是一種國際標準測試協(xié)議IEEE

1149.1兼容。什么是JTAG？主要用于芯片內部測試仿真?，F在多數的高級器件都支持JTAG協(xié)議，如DSP、FPGA器件等。標準的JTAG接口是4線：TMS、TCK、TDI、TDO，分別為模式選擇、時鐘、數據輸入和數據輸出線。JTAG用來對芯片進行測試，允許多個器件通過JTAG接口串聯在一起，形成一個JTAG鏈，能實現對各個器件分別測試。現在，JTAG接口還常用于實現ISP（In-System

Programmable:在線編程），對CPLD、FLASH等器件進行編程。

早期的ByteblasterMV下載線最新的ByteblasterII下載線USBblaster下載線接口各引腳信號名稱兩種下載模式：(1)被動串行同步(PS)方式(2)JTAG方式ByteblasterII下載線ByteblasterII下載線ByteblasterMV下載線ByteblasterMV下載線

增強型配置器件—

串行配置器件

MAX9000A

MAX9000

MAX3000A

MAX7000S

MAX7000B

MAX7000A

MAXII

FLEX6000

FLEX8000

FLEX10KE

FLEX10KA

FLEX10K

APEX20KC

APEX20KE

APEX20K

APEXII

ACEX1K

Mercury

Cyclone

StratixMasterBlasterUSBBlasterByteBlasterII器件表2.ByteBlasterII,USBBlaster&MasterBlaster電纜兼容能力二、CPLD的編程方案PC機JTAG編程端口CPLDPC機isp編程端口CPLD編程適配電路編程適配電路JTAG編程信號：TCK、TDO、TMS、TDICPLD內帶有EEPROM，掉電后信息也不會丟失，只需將軟件設計好的程序直接下載到芯片中就可以。1.CPLD的JTAG方式編程CPLD編程下載連接圖TCK、TDO、TMS、TDI為CPLD的JTAG口對CPLD編程多CPLD芯片編程連接方式CPLD的多芯片編程2．CPLD的isp方式編程ispLSI器件的編程采用E2CMOS元件來存儲數據，編程時通過行地址和數據位對E2CMOS元件尋址。編程的尋址和移位操作由地址移位寄存器和數據移位寄存器完成。兩種寄存器都按FlFO（先入先出）的方式工作。由于器件是插在目標系統(tǒng)中或線路板上進行編程，因此在系統(tǒng)編程的關鍵是編程時如何使芯片與外部脫離。CPLDisp--IN-SYSTEM-PROGRAMMERBALELATTICE的isp下載方式

ISP接口編程時連線器件編程時需要五根信號線用來傳遞編程信息：1）ispEN：編程使能信號。當=1時，器件為正常工作狀態(tài)；當=0時，器件所有的I/0端被置成高阻狀態(tài)，因而切斷了芯片與外電路的聯系。2）SDO：為數據輸出線。3）SLCK：為串行時鐘線。4）SDI：向串行移位寄存器提供編程數據和其它命令。5）MODE：為編程狀態(tài)機的控制線，SDI與MODE一起為編程狀態(tài)機的控制線。ISP狀態(tài)機共有三個狀態(tài)：閑置態(tài)（IDLE）、移位態(tài)（SHIFT）和執(zhí)行態(tài)（EXECUTE），三種狀態(tài)轉移圖如下圖所示。

ISP功能提高設計和應用的靈活性減少對器件的觸摸和損傷不計較器件的封裝形式允許一般的存儲樣機制造方便支持生產和測試流程中的修改允許現場硬件升級迅速方便地提升功能未編程前先焊接安裝系統(tǒng)內編程--ISP在系統(tǒng)現場重編程修改FPGA的3種常用的標準下載配置模式1、PassiveSerialMode3、JTAGMode2、ActiveSerialMode

三、FPGA的配置