第8章數(shù)字集成電路晶體管級(jí)設(shè)計(jì)

集成電路設(shè)計(jì)技術(shù)與工具第八章數(shù)字集成電路晶體管級(jí)設(shè)計(jì)基本要求掌握數(shù)字集成電路晶體管級(jí)設(shè)計(jì)的設(shè)計(jì)流程和電路仿真類型；掌握數(shù)字標(biāo)準(zhǔn)單元庫(kù)的原理和庫(kù)單元的設(shè)計(jì)；掌握焊盤輸入單元、輸出單元和雙向三態(tài)單元的設(shè)計(jì)。內(nèi)容提要8.1引言8.2設(shè)計(jì)流程8.3電路仿真8.4版圖設(shè)計(jì)8.5設(shè)計(jì)舉例8.6數(shù)字電路標(biāo)準(zhǔn)單元庫(kù)簡(jiǎn)介8.7焊盤輸入輸出單元8.1引言數(shù)字集成電路是處理數(shù)字信號(hào)的集成電路。（數(shù)字信號(hào)：時(shí)間及幅度離散。幅度，通常取兩電平。）數(shù)字集成電路設(shè)計(jì)主要考慮：電路的信號(hào)傳輸速度、信號(hào)的延遲、信號(hào)的同步處理和異步處理、信號(hào)的沖突等問題。與模擬集成電路相比，由于數(shù)字集成電路設(shè)計(jì)更側(cè)重于電路的集成度、工作速度、功耗和噪聲容限等性能指標(biāo)。數(shù)字集成電路晶體管級(jí)設(shè)計(jì)主要就是設(shè)計(jì)數(shù)字集成電路中的非門、與非門和或非門等基本單元。

VLSIvs.小規(guī)模vs.超高速數(shù)字集成電路的基本電路按有源器件來分類，可分為雙極型晶體管（BipolarTransistor）和場(chǎng)效應(yīng)晶體管(FET)兩大類。由雙極型晶體管構(gòu)成的電路類型包括晶體管邏輯（TTL：Transistor-Transistor-Logic）和射極耦合邏輯（ECL：Emitter-Coupled-Logic）。由場(chǎng)效應(yīng)晶體管構(gòu)成的電路類型分為增強(qiáng)/耗盡（E/D）型NMOS、CMOS以及由砷化鎵的金屬半導(dǎo)體FET（MESFET）和高電子遷移率晶體管（HEMT）等構(gòu)成的邏輯電路。

8.2設(shè)計(jì)流程圖8.1給出了數(shù)字集成電路晶體管級(jí)設(shè)計(jì)的一般流程，圖中各框圖內(nèi)容分別如下。與模擬設(shè)計(jì)流程比較：基本設(shè)計(jì)流程相似。不需要進(jìn)行過于繁瑣的參數(shù)值估算；通常取最小柵長(zhǎng)。圖8.1數(shù)字集成電路設(shè)計(jì)流程圖8.2設(shè)計(jì)流程1）給定邏輯功能及指標(biāo)

電路邏輯功能指的是電路最終要達(dá)到的用戶需求目標(biāo)。指標(biāo)指的是電路要達(dá)到的性能，包括速度、功耗和芯片面積。其中速度是指電路能夠可靠工作時(shí)的最高數(shù)據(jù)比特率。電路功耗有兩種，一種是靜態(tài)功耗，另一種是動(dòng)態(tài)功耗。對(duì)于集成度大的電路，電路中每一器件的功耗設(shè)計(jì)得越小越好。電路的物理版圖尺寸決定芯片的面積大小，因此盡可能采用最小的工藝尺寸來減小芯片面積。2）晶體管級(jí)門電路實(shí)現(xiàn)明確了要求實(shí)現(xiàn)的邏輯功能后，就可以用晶體管來實(shí)現(xiàn)具有CMOS互補(bǔ)邏輯結(jié)構(gòu)的非門、與非門和或非門等基本邏輯單元，實(shí)現(xiàn)要求的邏輯功能。3）電路仿真對(duì)于構(gòu)造好的晶體級(jí)電路，可以通過Hspice等軟件工具進(jìn)行電路級(jí)仿真，以驗(yàn)證設(shè)計(jì)的晶體管級(jí)電路結(jié)構(gòu)是否滿足要求的邏輯功能。4）版圖設(shè)計(jì)與驗(yàn)證完成電路仿真后，就可以根據(jù)選用工藝的版圖設(shè)計(jì)規(guī)則按晶體管級(jí)的電路連接關(guān)系進(jìn)行版圖設(shè)計(jì)和DRC、LVS等版圖驗(yàn)證。5）流片和封裝測(cè)試版圖驗(yàn)證通過后，就可以根據(jù)最后的版圖形成GDS-II文件送到晶圓制造公司進(jìn)行流片。流片之后的各基本邏輯單元經(jīng)過在晶圓測(cè)試，滿足性能指標(biāo)后，可以作為標(biāo)準(zhǔn)單元為更高層次的數(shù)字集成電路設(shè)計(jì)服務(wù)；也可以進(jìn)行封裝測(cè)試，作為獨(dú)立的模塊使用。8.3電路仿真

數(shù)字電路是大信號(hào)、高度非線性的電路，因此其仿真內(nèi)容主要涉及直流分析（.DC）、瞬態(tài)分析（.TRAN）和溫度掃描分析（.TEMP）等少數(shù)幾項(xiàng)功能，分別介紹如下。1）直流特性分析用來檢驗(yàn)電路的靜態(tài)邏輯功能是否正確，由電路漏電流引起的靜態(tài)功耗有多大，或者是通過直流掃描分析輸出電壓與輸入電壓關(guān)系曲線等。（與模擬IC設(shè)計(jì)的區(qū)別）2）瞬態(tài)特性分析瞬態(tài)特性分析主要是指時(shí)域波形分析。數(shù)字集成電路通過在輸入端加階躍信號(hào)或脈沖信號(hào)，根據(jù)瞬態(tài)仿真結(jié)果得到電路的信號(hào)波形的邏輯關(guān)系、延遲時(shí)間、上升時(shí)間、下降時(shí)間等性能指標(biāo)，它是一種非線性時(shí)域分析。3）溫度掃描分析

溫度掃描分析是指在進(jìn)行直流和瞬態(tài)分析等電路分析時(shí)，設(shè)置不同的工作溫度，檢驗(yàn)溫度變化引起器件參數(shù)變化后對(duì)電路性能的影響。此外，與模擬集成電路晶體管級(jí)仿真一樣，數(shù)字集成電路晶體管級(jí)仿真也要做工藝角仿真，以檢驗(yàn)工藝制造過程中引起的器件參數(shù)變化對(duì)邏輯單元性能的影響。8.4版圖設(shè)計(jì)

與模擬集成電路晶體管級(jí)設(shè)計(jì)一樣，版圖設(shè)計(jì)也是數(shù)字集成電路晶體管級(jí)設(shè)計(jì)流程中的一個(gè)關(guān)鍵環(huán)節(jié)。在數(shù)字集成電路版圖布局和布線設(shè)計(jì)中，則注重其單元版圖設(shè)計(jì)的規(guī)整性，通常將各單元版圖設(shè)計(jì)成等高不等寬的結(jié)構(gòu)，并且其電源和地線保持等高度和等寬度，以便于其作為標(biāo)準(zhǔn)單元庫(kù)在更高層次進(jìn)行數(shù)字集成電路設(shè)計(jì)時(shí)的自動(dòng)布線。與模擬版圖設(shè)計(jì)關(guān)注點(diǎn)的不同

版圖寄生器件引起閂鎖效應(yīng)（Latch-up）是設(shè)計(jì)CMOS電路版圖必須重視的一個(gè)問題。以左圖（a）所示的CMOS反相器為例討論這一問題。圖（b）所示的是該反相器版圖的剖面示意圖，其等效電路如圖（c）所示，圖中的RS、Rw為襯底和P阱的體電阻。這兩個(gè)寄生三極管構(gòu)成了一種PNPN的四層可控硅（silicon-controlledrectifier

，SCR)結(jié)構(gòu)。8.4.1CMOS電路版圖中的閂鎖效應(yīng)CMOS電路中的寄生PNPN結(jié)構(gòu)

8.4.1CMOS電路版圖中的閂鎖效應(yīng)SCR結(jié)構(gòu)伏-安特性曲線在正常工作狀態(tài)下，PNPN四層結(jié)構(gòu)之間的電壓不會(huì)超過Vtg，因此它處于截止?fàn)顟B(tài)。在一定的外界因素觸發(fā)下，例如由電源端或輸出端引入一個(gè)大的脈沖干擾，或者受γ射線的瞬時(shí)輻照，使PNPN四層結(jié)構(gòu)之間的電壓瞬間超過Vtg，這時(shí)，該寄生結(jié)構(gòu)中就會(huì)出現(xiàn)很大的導(dǎo)通電流。只要外部信號(hào)源或者VDD和VSS能夠提供大于維持電流IH的輸出，即使外界干擾信號(hào)已經(jīng)消失，在PNPN四層結(jié)構(gòu)之間的導(dǎo)通電流仍然會(huì)維持，這就是所謂的“閂鎖”現(xiàn)象。產(chǎn)生閂鎖的基本條件有三個(gè)：（1）外界因素使兩個(gè)寄生三極管的EB結(jié)處于正向偏置；（2）兩個(gè)寄生三極管的電流放大倍數(shù)乘積；（具體推倒過程見課本183-184）（3）電源所提供的最大電流大于寄生可控硅導(dǎo)通所需要的維持電流IH。

b1b2>1

抑制閂鎖效應(yīng)有多項(xiàng)技術(shù)，其中最有效的辦法就是減小寄生電阻RS和RW。如果這兩個(gè)電阻為零，則寄生三極管Q1和Q2永遠(yuǎn)不會(huì)打開。由右圖可知，這兩個(gè)電阻的阻值依賴于阱連接和襯底連接之間的距離。阱連接和襯底連接之間的距離不但要近，而且接觸孔的數(shù)目要多。在PMOS管和NMOS管之間放置盡可能多的襯底連接和阱連接，能大大減小寄生電阻的阻值，有效抑制閂鎖。抑制閂鎖效應(yīng)的技術(shù)

8.4.2CMOS數(shù)字集成電路版圖設(shè)計(jì)下面將以CMOS反相器為例，討論一般意義上CMOS基本邏輯門的物理版圖，以研究物理結(jié)構(gòu)對(duì)電路性能的影響。在下圖所示的CMOS反相器的電路圖中，各器件端點(diǎn)間所畫的線表示連線。在物理版圖中，必須關(guān)心不同連線層之間物理上的相互關(guān)系。根據(jù)制造工藝，知道N型MOS管的源區(qū)和漏區(qū)是N型擴(kuò)散區(qū)；而P型MOS管的源區(qū)和漏區(qū)是P型擴(kuò)散區(qū)。因此，在物理結(jié)構(gòu)上必須有一種實(shí)現(xiàn)兩種不同類型漏極之間連接的簡(jiǎn)單方法。假如工藝上不能做隱埋孔接觸，邊條連線就必須采用金屬線。用版圖符號(hào)表示為圖8.4（b）所示的反相器的局部符號(hào)電路版圖。按同樣的道理，可以用金屬線和接觸孔制作接到電源VDD和地（VSS）的簡(jiǎn)單連線，如圖8.4（c）所示。圖8.4（d）畫出了最后的符號(hào)電路版圖。（polysilicon?）圖8.4反相器電路圖到符號(hào)電路版圖的轉(zhuǎn)換：（a）電路圖，（b）漏極連線，（c）電源與地線連線，（d）輸入與輸出連線圖8.4（d）所示的符號(hào)電路版圖轉(zhuǎn)換成物理版圖，如圖8.5（a）所示。該符號(hào)電路版圖還可以轉(zhuǎn)換成圖8.5（b）所示的另一種物理版圖。

8.4.2CMOS數(shù)字集成電路版圖設(shè)計(jì)圖8.5反相器版圖的兩種基本結(jié)構(gòu)：垂直走向（a）和水平走向（b）MOS管結(jié)構(gòu)

8.4.2CMOS數(shù)字集成電路版圖設(shè)計(jì)（a）金屬線從管子中間穿過的水平走向MOS管結(jié)構(gòu)（b）金屬線從管子上下穿過的走向MOS管結(jié)構(gòu)（c）有多晶硅線穿過的垂直水平走向MOS管結(jié)構(gòu)圖8.6有互連線穿過反相器版圖的三種結(jié)構(gòu)在版圖設(shè)計(jì)過程中，CMOS反相器還可以有其他不同的版圖拓?fù)浣Y(jié)構(gòu)。如圖8.6（a）、8.6（b）、8.6（c）所示。

polysilicon?幾層？大尺寸的反相器通常由許多個(gè)較小的反相器并聯(lián)組成，各個(gè)源區(qū)和漏區(qū)用一些接觸孔和金屬線連接在一起，以減小大MOS管的源-漏電阻，如圖8.7（a）所示。另外，如圖8.7（b）所示，背靠背地放置MOS管，合并鄰近的擴(kuò)散區(qū)，可得到更小的漏區(qū)電容。采用圖8.7（c）所示的“星狀”連接，可使漏區(qū)電容進(jìn)一步減小圖8.7并聯(lián)反相器版圖：（a）直接并聯(lián)，（b）共用漏區(qū)，（c）星狀連接

8.4.2CMOS數(shù)字集成電路版圖設(shè)計(jì)邊沿D觸發(fā)器的晶體管級(jí)電路圖及版圖

8.4.2CMOS數(shù)字集成電路版圖設(shè)計(jì)ACCBAB與非門和或非門電路1）工作原理

二輸入與非門和二輸入或非門晶體管級(jí)電路原理圖如圖8.12所示。

（a） （b） 圖8.12二輸入與非門（a）和二輸入或非門（b）CMOS晶體管級(jí)電路2）與非門和或非門電路的設(shè)計(jì)大多數(shù)的邏輯門電路均可通過等效反相器進(jìn)行設(shè)計(jì)，所謂等效反相器設(shè)計(jì)，實(shí)際上就是根據(jù)晶體管的串并聯(lián)關(guān)系，再根據(jù)等效反相器中相應(yīng)晶體管的尺寸，直接獲得與非門中各晶體管的尺寸的設(shè)計(jì)方法。8.5.2與非門和或非門電路歸結(jié)起來，對(duì)具有n個(gè)輸入端的與非門電路，其中各MOS管的尺寸計(jì)算方法為：（1）將與非門中的n個(gè)串聯(lián)NMOS管等效為反相器中的NMOS管，將n個(gè)并聯(lián)的PMOS管等效為反相器中的PMOS管；（2）根據(jù)開關(guān)時(shí)間和有關(guān)參數(shù)的要求計(jì)算出等效反相器中的NMOS管與PMOS管的寬長(zhǎng)比；（3）考慮到NMOS管是串聯(lián)結(jié)構(gòu)，為保持下降時(shí)間不變，各NMOS管的等效電阻必須縮小n倍，亦即它們的寬長(zhǎng)比必須是反相器中的NMOS管的寬長(zhǎng)比的n倍；（4）為保證在只有一個(gè)PMOS晶體管導(dǎo)通的情況下，仍能獲得所需的上升時(shí)間，要求各PMOS管的寬長(zhǎng)比與反相器中PMOS管相同。同理，對(duì)或非門也可以采用類似的方法計(jì)算各MOS管尺寸。3）版圖實(shí)現(xiàn)

根據(jù)CMOS數(shù)字集成電路版圖設(shè)計(jì)基本方法，可以將圖8.12（a）所示的兩輸入端與非門晶體管級(jí)電路圖直接轉(zhuǎn)換成圖8.13（a）所示的版圖結(jié)構(gòu)。如果將MOS管設(shè)計(jì)成水平走向，便可得到圖8.13（b）所示的版圖。與非門和或非門電路（a）按電路圖轉(zhuǎn)換（b）MOS管水平走向設(shè)計(jì)圖8.13與非門的版圖8.5.2與非門和或非門電路圖8.14給出了兩種不同結(jié)構(gòu)的兩輸入端或非門的版圖。（a）輸入向左引線（b）輸入向上引線圖8.14或非門版圖8.5.3CMOS傳輸門和開關(guān)邏輯1）工作原理

MOS器件是一個(gè)典型的開關(guān)。當(dāng)開關(guān)打開的時(shí)候，就可以進(jìn)行信號(hào)傳輸，這時(shí)將它們稱為傳輸門。與普通MOS電路的應(yīng)用有所不同的是，在MOS傳輸門中，器件的源端和漏端位置隨傳輸?shù)氖歉唠娖交蚴堑碗娖蕉l(fā)生變化，并因此導(dǎo)致VGS的參考點(diǎn)—源極位置發(fā)生相應(yīng)的變化。判斷源極和漏極位置的基本原則是電流的流向，對(duì)NMOS管，電流從漏極流向源極；對(duì)PMOS管，電流從源極流向漏極。為防止發(fā)生PN結(jié)的正偏置，NMOS的P型襯底接地，PMOS的N型襯底接VDD。8.5.3CMOS傳輸門和開關(guān)邏輯

CMOS傳輸門如圖8.15所示。（a）（b）（C）圖8.15CMOS傳輸門：（a）晶體管級(jí)電路，（b）符號(hào)，（c）版圖8.6數(shù)字電路標(biāo)準(zhǔn)單元庫(kù)簡(jiǎn)介

前面僅僅介紹了幾種最基本的數(shù)字邏輯單元的晶體管級(jí)設(shè)計(jì)，實(shí)際上，設(shè)計(jì)一個(gè)大規(guī)模的數(shù)字集成電路需要一系列的基本單元，這些基本單元包括了不同輸入、不同速度以及不同驅(qū)動(dòng)能力等具有多種性能的單元電路。所以，集成電路制造廠通常都有事先設(shè)計(jì)并驗(yàn)證的由幾百個(gè)單元組成了單元庫(kù)。數(shù)字電路標(biāo)準(zhǔn)單元庫(kù)的設(shè)計(jì)都是在晶體管級(jí)進(jìn)行的。單元庫(kù)中可能包括觸發(fā)器、全加器等功能模塊。8.6.1基本原理

單元庫(kù)設(shè)計(jì)的基本思想：將各種人工設(shè)計(jì)好的、成熟的、優(yōu)化的、版圖等高的功能模塊存儲(chǔ)在一個(gè)單元數(shù)據(jù)庫(kù)中。用戶根據(jù)設(shè)計(jì)要求，將電路分成各種模塊的連接組合，通過調(diào)用單元庫(kù)中已經(jīng)設(shè)計(jì)好的標(biāo)準(zhǔn)單元來實(shí)現(xiàn)整個(gè)電路系統(tǒng)。

圖8.21基于標(biāo)準(zhǔn)單元的IC設(shè)計(jì)流程圖8.6.1基本原理

數(shù)字電路標(biāo)準(zhǔn)單元一般都是通過基于晶體管級(jí)的全定制設(shè)計(jì)實(shí)現(xiàn)的，包括了各種邏輯門、觸發(fā)器以及ALU等多種類型的功能模塊，每類都有一定的功能范圍。

1）邏輯門（如與門、與非門、或非門等）

2）驅(qū)動(dòng)器

3）多路轉(zhuǎn)換器

4）觸發(fā)器

5）鎖存器和移位寄存器

6）緩沖單元此外，還包括驅(qū)動(dòng)電平轉(zhuǎn)換電路、I/O保護(hù)電路和輸入、輸出焊盤等。8.6.2庫(kù)單元設(shè)計(jì)

對(duì)于標(biāo)準(zhǔn)單元設(shè)計(jì)EDA系統(tǒng)而言，標(biāo)準(zhǔn)單元庫(kù)應(yīng)包含以下三個(gè)方面的內(nèi)容：

1）邏輯單元符號(hào)庫(kù)與功能單元庫(kù)

邏輯單元符號(hào)庫(kù)包含各種標(biāo)準(zhǔn)單元的名稱、邏輯單元的符號(hào)，并標(biāo)有輸入／輸出及控制端。功能單元庫(kù)是在標(biāo)準(zhǔn)單元版圖確定后，從中提取了分布參數(shù)并由EDA軟件進(jìn)行模擬得到的電路單元性能，并將電路單元的功能描述成電路邏輯模擬與時(shí)序模擬所需要的功能庫(kù)形式。

8.6.2庫(kù)單元設(shè)計(jì)2）拓?fù)鋯卧獛?kù)

拓?fù)鋯卧獛?kù)是版圖主要特性的抽象表達(dá)，它去掉了版圖內(nèi)部的具體細(xì)節(jié)，但包括版圖單元的寬度、高度、輸入／輸出端口和控制端口的位置。拓?fù)鋯卧獛?kù)保持了單元的主要特征，用它來進(jìn)行標(biāo)準(zhǔn)單元的布局布線，可大大減少設(shè)計(jì)處理的數(shù)據(jù)量，提高版圖設(shè)計(jì)效率。

3）版圖單元庫(kù)

版圖單元與工藝直接相關(guān)，是標(biāo)準(zhǔn)單元庫(kù)設(shè)計(jì)者根據(jù)工藝制造廠提供的幾何設(shè)計(jì)規(guī)則精心設(shè)計(jì)的全手工版圖，并以標(biāo)準(zhǔn)版圖數(shù)據(jù)格式存儲(chǔ)在計(jì)算機(jī)內(nèi)，可供使用者直接調(diào)用。8.6.2庫(kù)單元設(shè)計(jì)標(biāo)準(zhǔn)單元庫(kù)中的版圖單元具有以下特性：（1）各版圖單元可以有不同的寬度，但必須具有相同的高度；（2）單元的電源線和地線通常安排在單元的上下端，從單元的左右兩側(cè)同時(shí)出線，電源、地線在兩側(cè)的位置要相同，線的寬度要一致，以便單元間電源、地線的對(duì)接。同時(shí)，阱連接和襯底連接應(yīng)該放在電源線和地線的下面。（3）單元的輸入/輸出端常安排在與電源和地線垂直的位置；8.6.2庫(kù)單元設(shè)計(jì)圖8.22給出了一個(gè)簡(jiǎn)單反相器的邏輯符號(hào)、單元拓?fù)浜蛦卧鎴D。（a） （b） （c）圖8.22反相器單元庫(kù)示例：（a）邏輯符號(hào)，（b）單元拓?fù)洌╟）單元版圖

8.7焊盤輸入輸出單元（I/OPAD）

任何一種集成電路的版圖結(jié)構(gòu)都需要焊盤輸入/輸出模塊（I/OPAD）與芯片外部進(jìn)行連接。與其他標(biāo)準(zhǔn)單元相同，這些I/OPAD通常也具有等高不等寬的外部形式，各模塊的電源、地線的寬度和相對(duì)位置仍是統(tǒng)一的，以便對(duì)接。所不同的是，I/OPAD單元的引線端位于單元的一邊（位于靠近內(nèi)部陣列的一邊）。由于其外部形狀的規(guī)則性，所以，輸入、輸出或雙向單元屬于標(biāo)準(zhǔn)單元的范疇，它們是標(biāo)準(zhǔn)單元的內(nèi)容之一。

8.7焊盤輸入輸出單元（I/OPAD）

通常將IC的內(nèi)容結(jié)構(gòu)和外部信號(hào)接口分開進(jìn)行設(shè)計(jì)。

I/O功能模塊的作用：對(duì)外驅(qū)動(dòng)、內(nèi)外隔離、輸入保護(hù)或其他接口功能。

I/OPAD通常可分為：輸入模塊、輸出模塊、輸入/輸出雙向模塊。在一個(gè)I/O單元中通常有多條供電軌線。I/O單元成環(huán)形布置在芯片的外圍。標(biāo)準(zhǔn)輸入輸出單元VDDVSSVDDVSSESDsupplydriversupplypadI/OpadatthetopI/Opadssurroundingthechipwiththeirpowerrail8.7.1輸入單元

輸入單元主要承擔(dān)對(duì)內(nèi)部電路的保護(hù)，一般認(rèn)為外部信號(hào)的驅(qū)動(dòng)能力足夠大，輸入單元不必具備再驅(qū)動(dòng)功能。因此，輸入單元的結(jié)構(gòu)主要是輸入保護(hù)電路。因?yàn)镸OS器件的柵極有極高的絕緣電阻，當(dāng)柵極處于浮置狀態(tài)時(shí)，由于某種原因（如觸摸），感應(yīng)的電荷無(wú)法很快泄放掉。而MOS器件的柵氧化層極薄，這些感應(yīng)的電荷使得MOS器件的柵極與襯底之間產(chǎn)生非常高的場(chǎng)強(qiáng)。該場(chǎng)強(qiáng)如果超過柵氧化層的擊穿極限，將發(fā)生柵極擊穿，使MOS器件失效。（天線效應(yīng)）8.7.1輸入單元為防止器件被擊穿，必須為這些電荷提供“泄放通路”，也就是輸入保護(hù)電路。輸入保護(hù)電路分為單二極管、電阻結(jié)構(gòu)和雙二極管、電阻結(jié)構(gòu)兩種。輸入保護(hù)電路實(shí)際上就是通過二極管將輸入端信號(hào)鉗制在一定的范圍內(nèi)。當(dāng)電荷所產(chǎn)生的電壓超出了限制范圍，就被鉗制在限定的范圍內(nèi)。當(dāng)然，如果輸入的信號(hào)超出了這個(gè)范圍，同樣也會(huì)被鉗制。保護(hù)電路中的電阻可以是擴(kuò)散電阻、多晶硅電阻或其他合金薄膜電阻，其典型值一般為500Ω。8.7.1輸入單元圖8.23是一種單二極管、電阻結(jié)構(gòu)的保護(hù)電路和版圖形式。圖8.24是一種雙二級(jí)管、電阻結(jié)構(gòu)的保護(hù)電路和版圖形式。

圖8.23單二極管、電阻保護(hù)電路圖8.24雙二極管、電阻保護(hù)電路8.7.2輸出單元輸出單元的主要任務(wù)是提供一定的驅(qū)動(dòng)能力，防止內(nèi)部邏輯過負(fù)荷而損壞。另一方面，輸出單元還承擔(dān)了一定的邏輯功能，單元具有一定的可操作性。與輸入單元相比，輸出單元的電路形式比較多。

1）反相輸出I/OPAD（1）保證提供驅(qū)動(dòng)能力的版圖設(shè)計(jì)考慮反相輸出就是內(nèi)部信號(hào)經(jīng)反相后輸出。這種反相器除了完成反相的功能外，另一個(gè)主要作用是提供一定的驅(qū)動(dòng)能力。8.7.2輸出單元圖8.25P阱硅柵CMOS反相輸出I/OPAD圖8.25是一種P阱硅柵CMOS結(jié)構(gòu)的反相輸出單元。由版圖可見，構(gòu)成反相器的NMOS管和PMOS管的尺寸比較大，因此具有較大的驅(qū)動(dòng)能力。8.7.2輸出單元圖8.26是將金屬鋁引線去除后的版圖形式，通過這個(gè)圖可以清楚的看到器件的并聯(lián)結(jié)構(gòu)和重?fù)诫s隔離環(huán)的結(jié)構(gòu)。圖8.26去鋁后的反相器版圖多叉指結(jié)構(gòu)；多晶硅柵雙端互聯(lián)。采用了P+和N+隔離環(huán)，抑制閂鎖效應(yīng)。8.7.2輸出單元圖8.27給出了一個(gè)大尺寸NMOS管的版圖和剖面結(jié)構(gòu)圖（注：該NMOS管的源端接地）。圖8.27大尺寸NMOS管版圖結(jié)構(gòu)和剖面圖8.7.2輸出單元

對(duì)于需要大面積接觸的區(qū)域，在設(shè)計(jì)引線孔時(shí)，為減輕工藝加工時(shí)的大小尺寸匹配的難度，也為了避免大面積接觸可能引起的金屬熔穿摻雜區(qū)的情況發(fā)生，通常采取多個(gè)接觸孔代替一個(gè)大的接觸孔的方案。此外，在輸入/輸出單元的設(shè)計(jì)中，為了形成襯底的電位接觸區(qū)，并吸收掉襯底中PN結(jié)的反向漂移電流，從而抑制可控硅效應(yīng)的觸發(fā)，通常都要設(shè)計(jì)重?fù)诫s隔離環(huán)并連接到電源（N+環(huán)）或地（P+環(huán)）。在圖8.24、圖8.25和圖8.27所示的版圖中都采取了這些的措施。

8.7.2輸出單元（2）考慮前級(jí)驅(qū)動(dòng)能力的版圖設(shè)計(jì)當(dāng)考慮輸出單元的速度性能時(shí)，這些大尺寸器件、電路的設(shè)計(jì)就必須考慮前級(jí)的驅(qū)動(dòng)問題。為了在不增加內(nèi)部電路的負(fù)載的條件下獲得大的輸出驅(qū)動(dòng)，可以采用奇數(shù)級(jí)的反相器鏈結(jié)構(gòu)，如圖8.28所示。為滿足延時(shí)特性的要求，各反相器之間尺寸應(yīng)滿足一定的比例要求。圖8.28反相器鏈驅(qū)動(dòng)結(jié)構(gòu)8.7.2輸出單元

如果一個(gè)內(nèi)部反相器能夠在規(guī)定的時(shí)間τ內(nèi)將一個(gè)與其相同的反相器驅(qū)動(dòng)到規(guī)定的電壓值，假設(shè)反相器的輸入電容等于Cg，則當(dāng)驅(qū)動(dòng)一個(gè)輸入電容為f·Cg的反相器達(dá)到相同的電壓值所需的時(shí)間為f·τ。如果負(fù)載電容CL和Cg的比值CL/Cg=Y時(shí)，則直接用內(nèi)部反相器驅(qū)動(dòng)該負(fù)載電容所產(chǎn)生的總延遲時(shí)間為ttol=Y·τ。

如果采用反相器鏈的驅(qū)動(dòng)結(jié)構(gòu)，器件的尺寸逐級(jí)放大f倍，則每一級(jí)所需的時(shí)間都是f·τ，N級(jí)反相器需要的總時(shí)間是N·f·τ。由于每一級(jí)的驅(qū)動(dòng)能力放大f倍，N級(jí)反相器的驅(qū)動(dòng)能力就放大了fN倍，所以fN＝Y(jié)。對(duì)此式兩邊取對(duì)數(shù)，得（8.13）反相器鏈的總延遲時(shí)間為（8.14）8.7.2輸出單元8.7.2輸出單元理論計(jì)算表明，當(dāng)f=e時(shí)，反相器鏈的延遲時(shí)間最小，等于，此時(shí)的反相器鏈的級(jí)數(shù)N＝lnY。當(dāng)然，實(shí)際設(shè)計(jì)中必須取整。通過比較和，可以看到直接驅(qū)動(dòng)與反相器鏈驅(qū)動(dòng)大電容負(fù)載時(shí)的差異，圖8.29給出了和Y

進(jìn)行計(jì)算的一些結(jié)果。圖中，當(dāng)采用內(nèi)部反相器直接驅(qū)動(dòng)負(fù)載時(shí)，總延遲時(shí)間和Y是線性關(guān)系（圖中的45°斜線）。當(dāng)采用反相器鏈驅(qū)動(dòng)負(fù)載時(shí)，假設(shè)反相器尺寸放大比例f分別為1.5、2.7、5、10、15，則各反相器鏈總延遲時(shí)間函數(shù)如圖中的對(duì)數(shù)曲線所示。

8.7.2輸出單元圖8.29直接驅(qū)動(dòng)和反相器鏈驅(qū)動(dòng)負(fù)載時(shí)的延遲時(shí)間曲線8.7.2輸出單元2）同相輸出I/OPAD

同相輸出實(shí)際上就是“反相＋反相”，即采用偶數(shù)級(jí)的反相器鏈。3）三態(tài)輸出I/OPAD

三態(tài)輸出是指單元除了可以輸出“0”、“1”邏輯外，還可高阻輸出，即具