ch5中規(guī)模時(shí)序邏輯電路及應(yīng)用

第五章中規(guī)模時(shí)序邏輯電路及其應(yīng)用5.1寄存器和鎖存器5.2

移位寄存器5.3計(jì)數(shù)器5.4MSI組件綜合設(shè)計(jì)應(yīng)用(自學(xué))一、寄存器寄存器是由觸發(fā)器組成的用來暫存一組二進(jìn)制數(shù)碼的邏輯部件，它是構(gòu)成計(jì)算機(jī)CPU中最基本的邏輯部件1.寄存器的功能清除數(shù)碼接收數(shù)碼暫存數(shù)碼輸出數(shù)碼移位功能Q

&DLDQ2、寄存器的工作模式1）兩拍接收工作模式發(fā)清零脈沖準(zhǔn)備數(shù)據(jù)發(fā)接收脈沖2）單拍接收工作模式準(zhǔn)備數(shù)據(jù)發(fā)接收脈沖Q

&DLDQ

&3）多位數(shù)碼接收工作模式

CPDQ＞F0DQ＞F1DQ＞F2DQ＞F3

D0D1D2D3Q0Q1Q2Q3并行輸入并行輸出4）串行移位接收工作模式DQ＞F0DQ＞F1DQ＞F2DQ＞F3CPi=CPDi=Qi-1D0=XcpQ0Q1Q2Q3X并行輸出串行輸入5）環(huán)形移位工作模式DQ＞F0DQ＞F1DQ＞F2DQ＞F3CPi=CPDi=Qi-1D0=Qn-1cp6）扭環(huán)形移位工作模式DQ＞F0DQ＞F1DQ＞F2DQ＞F3QCPi=CPDi=Qi-1D0=Qn-1CP1）集成數(shù)碼寄存器74LSl753.中規(guī)模集成寄存器∧1DRC1FFQ0∧1DRC1QQR1D∧C1QRC11D∧0Q0Q1FFQ11Q2FFQ22Q3FFQ33Q1CPDD3012DD1DR

Q0Q1Q2Q3CP74LS175RDD0D1D2D3數(shù)碼寄存器示意圖寄存數(shù)據(jù)輸出端并行數(shù)據(jù)輸入端送數(shù)脈沖端異步（直接）清零端74LS175功能表及說明

并行送數(shù)↑1Q3Q2Q1Q0=0000直接清零×0說明功能CPRd2）鎖存器寄存數(shù)據(jù)輸出端并行數(shù)據(jù)輸入端送數(shù)電平端異步（直接）清零端

Q0Q1Q2Q374LS116RdD0D1D2D374LS116功能表及說明保持

11并行送數(shù)

01Qi=0直接清零

×0說明功能a.單向移位寄存器（1）右移寄存器（D觸發(fā)器組成的4位右移寄存器）右移寄存器的結(jié)構(gòu)特點(diǎn)：左邊觸發(fā)器的輸出端接右鄰觸發(fā)器的輸入端。3）移位寄存器移位寄存器——不但可以寄存數(shù)碼，而且在移位脈沖作用下，寄存器中的數(shù)碼可根據(jù)需要向左或向右移動(dòng)1位。QRC11D∧1DC1∧RQ1DC1∧RQ1DQ∧RC1Q0Q1Q2Q3CPRDID串行輸入串行輸出D0D1D20FF1FF2FF3FF并行輸出D3設(shè)移位寄存器的初始狀態(tài)為0000，串行輸入數(shù)碼DI=1101，從高位到低位依次輸入。其狀態(tài)表如下：QRC11D∧1DC1∧RQ1DC1∧RQ1DQ∧RC1Q0Q1Q2Q3CPRDID串行輸入串行輸出D0D1D20FF1FF2FF3FF并行輸出D3在4個(gè)移位脈沖作用下，輸入的4位串行數(shù)碼1101全部存入了寄存器中。這種輸入方式稱為串行輸入方式。右移寄存器的時(shí)序圖：由于右移寄存器移位的方向?yàn)镈I→Q0→Q1→Q2→Q3，即由低位向高位移，所以又稱為上移寄存器。左移寄存器的結(jié)構(gòu)特點(diǎn)：右邊觸發(fā)器的輸出端接左鄰觸發(fā)器的輸入端。（2）左移寄存器b．雙向移位寄存器

將右移寄存器和左移寄存器組合起來，并引入一控制端S便構(gòu)成既可左移又可右移的雙向移位寄存器。1DC1∧RQ1DQ∧RC1Q1D∧1D∧C1C1RQRCPRDD01DFF0FF1FF23FF20并行輸出3QQ1QQID串行輸入串行輸出2D3D其中，DIR為右移串行輸入端，DIL為左移串行輸入端。當(dāng)S=0時(shí)，D0=Q1、D1=Q2、D2=Q3、D3=DIL，實(shí)現(xiàn)左移操作。當(dāng)S=1時(shí)，D0=DIR、D1=Q0、D2=Q1、D3=Q2，實(shí)現(xiàn)右移操作；RFF∧1DC13Q&≥1∧R1DC12FFQ&≥1∧R1DC11FFQ&≥1FF&∧C1R01DQ≥1111QQQQ1302CPRD串行輸入ILD（左移）串行輸入DIR（右移）串行輸出DOR（右移）串行輸出DOL（左移）移位控制SS=1：右移S=0：左移并行輸出c.集成雙向移位寄存器74LS194右移串行數(shù)碼輸入端左移串行數(shù)碼輸入端控制端

Q0Q1Q2Q374LS194RDD0D1D2D3CPDIRDILS1S0異步清零端

74LS194功能表及說明CPS1S0功能說明0×××直接清零Qi=01↑

11并行送數(shù)1↑

01右移1↑

10左移1×

00保持10××保持4、寄存器的應(yīng)用（1）1）串行輸入數(shù)據(jù)

Q0Q1Q2Q374LS194RDD0D1D2D3CPDIRDILS1S0

×

×

×

×0111×

×

×11×

×0011×

110112）乘2運(yùn)算

Q0Q1Q2Q374LS194RDD0D1D2D3CPDIRDILS1S01000010010000103）除2運(yùn)算

Q0Q1Q2Q374LS194RDD0D1D2D3CPDIRDILS1S0××××1100011

001110

01104）環(huán)形移位寄存器

Q0Q1Q2Q374LS194RDD0D1D2D3CPDIRDILS1S0010001001001001000環(huán)形計(jì)數(shù)器的特點(diǎn)：

N位移位寄存器可以計(jì)N個(gè)數(shù)，實(shí)現(xiàn)模N計(jì)數(shù)器。狀態(tài)為1的輸出端的序號(hào)等于計(jì)數(shù)脈沖的個(gè)數(shù)，通常不需要譯碼電路。5）扭環(huán)形移位寄存器

Q0Q1Q2Q374LS194RDD0D1D2D3CPDIRDILS1S001100000001001101111111111011001000一般來說，N位移位寄存器可以組成模2N的扭環(huán)形計(jì)數(shù)器，只需將末級(jí)輸出反相后，接到串行輸入端。5.4.2計(jì)數(shù)器計(jì)數(shù)器是用來記錄脈沖數(shù)目的數(shù)字電路，它是構(gòu)成數(shù)字設(shè)備的基本的邏輯部件，可用于定時(shí)、延時(shí)、分頻等邏輯功能二、計(jì)數(shù)器的分類按工作方式分：異步計(jì)數(shù)器、同步計(jì)數(shù)器按編碼方式分：二進(jìn)制計(jì)數(shù)器、二-十進(jìn)制計(jì)數(shù)器、任意進(jìn)制計(jì)數(shù)器(N進(jìn)制)按工作特點(diǎn)分：加法計(jì)數(shù)器、減法計(jì)數(shù)器、可逆計(jì)數(shù)器一、計(jì)數(shù)器的作用N進(jìn)制計(jì)數(shù)器二、同步計(jì)數(shù)器同步二進(jìn)制計(jì)數(shù)器同步二進(jìn)制加法計(jì)數(shù)器同步二進(jìn)制減法計(jì)數(shù)器同步二進(jìn)制加/減可逆計(jì)數(shù)器同步十進(jìn)制計(jì)數(shù)器同步十進(jìn)制加法計(jì)數(shù)器同步十進(jìn)制減法計(jì)數(shù)器同步十進(jìn)制加/減可逆計(jì)數(shù)器同步N進(jìn)制計(jì)數(shù)器1、同步二進(jìn)制加法計(jì)數(shù)器用T觸發(fā)器構(gòu)成的同步二進(jìn)制加法計(jì)數(shù)器CPQ3Q2Q1Q0C012345678900000001001000110100010101100111100010010000000000CPQ3Q2Q1Q0C1011121314151610101011110011011110111100000000010電路的狀態(tài)轉(zhuǎn)換圖T=1:QN+1=QN

計(jì)數(shù)T=0:QN+1=QN

保持電路的時(shí)序圖電路的狀態(tài)轉(zhuǎn)換圖分頻器74LS1614位同步二進(jìn)制計(jì)數(shù)器74161的邏輯圖同步置數(shù)，異步清零。D3、D2、D1、D0:預(yù)置數(shù)據(jù)輸入端；EP、ET:計(jì)數(shù)使能端；CP:脈沖輸入端；C:進(jìn)位輸出端RD:異步清零端；LD:同步預(yù)置數(shù)端；2、中規(guī)模集成同步四位二進(jìn)制加法計(jì)數(shù)器（2）邏輯圖與管腳Q0Q1Q2Q3C74LS161ETCP(74161)EPRDD0D1D2D3LD計(jì)數(shù)脈沖輸入端計(jì)數(shù)狀態(tài)輸出端進(jìn)位脈沖輸出端C=Q3Q2Q1Q0控制端異步清零端同步置數(shù)控制端并行輸入數(shù)據(jù)端功能及原理：（1）異步清零：（2）同步置數(shù)：J0=D0K0=D0K3=D3J3=D3K2=D2J2=D2K1=D1J1=D1（3）保持：J=K=0,保持。RD=0時(shí)，Q0=

Q1=

Q2=

Q3=0;RD=1，LD=0時(shí),RD=LD=1，EPET=0時(shí),ETEPCD0D1D2D3Q1Q2Q3Q0LDRD74LS161CP（4）計(jì)數(shù)：J0=

K0=1J1=

K1=

Q0J2=

K2=

Q0Q1J3=

K3=

Q0Q1Q2此時(shí)，電路為四位二進(jìn)制同步加計(jì)數(shù)器。RD=LD=1，EP=

ET=1時(shí),ETEPCD0D1D2D3Q1Q2Q3Q0LDRD74LS161CP74161的功能表：清零RD預(yù)置LD使能EPET時(shí)鐘CP預(yù)置數(shù)輸入D0D1D2D3輸出Q0Q1Q2Q3LHHHHXLHHHXXXXLXXLHHXXXXXXXABCDXXXXXXXXXXXX置0予置數(shù)保持保持計(jì)數(shù)ETEPCD0D1D2D3Q1Q2Q3Q0LDRD74LS161CP16151413121110123456789QAQDQDQCQBQAQBQCVCCTETPEPCPAABBCCDDCLRLOADRC串行進(jìn)位輸出允許GND時(shí)鐘清除輸出數(shù)據(jù)輸入置入74LS161引腳圖：3）四位二進(jìn)制計(jì)數(shù)器狀態(tài)轉(zhuǎn)換圖00000001000100001100100001010011000111010000100101010010110110001101011100111101Q3Q2Q1Q0CQCPQ0Q21Q3LDRDDD0D21D3EPETC121314150120清零異步同步置數(shù)加法計(jì)數(shù)保持001110110111111100003、同步十進(jìn)制加法計(jì)數(shù)器（74160）1）邏輯圖與管腳Q0Q1Q2Q3C74160ETCPEPRDD0D1D2D3LD進(jìn)位脈沖輸出端C=Q3Q02）功能表及說明RDCPLDETEP功能說明0××××異步清零Qi=0，C=01↑0××同步預(yù)置數(shù)1↑111計(jì)數(shù)十進(jìn)制加法1×110保持1×10×保持3）計(jì)數(shù)器狀態(tài)轉(zhuǎn)換圖（十進(jìn)制加法）00000001000100001100100001010011000100001110100101注意：74160的各輸入端的功能、用法與74161的功能表相同。二、異步計(jì)數(shù)器異步二進(jìn)制計(jì)數(shù)器異步二進(jìn)制加法計(jì)數(shù)器異步二進(jìn)制減法計(jì)數(shù)器異步二進(jìn)制加/減可逆計(jì)數(shù)器異步十進(jìn)制計(jì)數(shù)器異步十進(jìn)制加法計(jì)數(shù)器異步十進(jìn)制減法計(jì)數(shù)器異步十進(jìn)制加/減可逆計(jì)數(shù)器異步N進(jìn)制計(jì)數(shù)器集成異步十進(jìn)制加法計(jì)數(shù)器-74LS290二－五－十進(jìn)制異步計(jì)數(shù)器74LS290的邏輯圖R01~R02:S91~S92:清0輸入端；置9輸入端；時(shí)鐘脈沖輸入端；CP0、CP1:Q0~Q3:計(jì)數(shù)器輸出端。

74LS290：異步十進(jìn)制計(jì)數(shù)器，異步置數(shù)，異步清零。結(jié)構(gòu)：74LS290內(nèi)部含有兩個(gè)獨(dú)立的計(jì)數(shù)電路由1個(gè)1位二進(jìn)制計(jì)數(shù)器和1個(gè)異步五進(jìn)制計(jì)數(shù)器構(gòu)成。又稱二-五-十進(jìn)制加法計(jì)數(shù)器。模2計(jì)數(shù)器：CP0為計(jì)數(shù)脈沖輸入，Q0為輸出；模5計(jì)數(shù)器：CP1為計(jì)數(shù)脈沖輸入，Q3~Q1為輸出；8421碼十進(jìn)制計(jì)數(shù)器：CP0為計(jì)數(shù)脈沖輸入，CP1與Q0相連，Q3~Q0為輸出。74LS290S92R01R02S91Q1Q2Q3Q0CP0CP1二進(jìn)制計(jì)數(shù)器五進(jìn)制計(jì)數(shù)器CP0CP1Q0Q1Q2Q374LS290邏輯圖與管腳計(jì)數(shù)脈沖輸入端下降沿觸發(fā)異步清零端異步置9端Q0Q1Q2Q3CP174LS290

CP0R01R02S91S92功能說明1)R01=R02=1時(shí)，異步清零（Q3Q2Q1Q0=0000）2）S91=S92=1時(shí)，異步置9（Q3Q2Q1Q0=1001）3）CP0=CP，CP1懸空，Q0是一位二進(jìn)制計(jì)數(shù)器（Q3Q2Q1保持不變）4）CP1=CP，CP0懸空，Q3Q2Q1

是五進(jìn)制計(jì)數(shù)器（Q0保持不變）Q0Q1Q2Q3CP174LS290

CP0R01R02S91S92000001010011100Q3Q2Q14）CP0=CP，CP1=Q0，Q3Q2Q1Q0是一位十進(jìn)制加法計(jì)數(shù)器0110000000010010001101000101100001111001Q0Q1Q2Q3CP1

74LS290

CP0R01R02S91S92CPQ3Q2Q1Q0五、用MSI構(gòu)成N進(jìn)制計(jì)數(shù)器的方法1.基本原理：假設(shè)已有一M進(jìn)制計(jì)數(shù)器，要得到一N進(jìn)制計(jì)數(shù)器，只要N<M，即可令M進(jìn)制計(jì)數(shù)器在順序計(jì)數(shù)過程中跳躍M－N個(gè)狀態(tài)可得到N進(jìn)制計(jì)數(shù)器S0S1SN-1SNSM-1Q0Q1Q2Q3C74161ETCPEPRdD0D1D2D3LD2.基本方法1）清零法（）2）置數(shù)法（）3)級(jí)聯(lián)構(gòu)成任意進(jìn)制計(jì)數(shù)器例：試用74161設(shè)計(jì)一個(gè)十進(jìn)制計(jì)數(shù)器0000101110101001100001110110010101000011001000011111111011011100作用態(tài)為暫態(tài)&74161的清零端為異步清零，所以清零信號(hào)應(yīng)為1010Q0Q1Q2Q3C

74161

ETCPEPRdD0D1D2D3LD11例：試分析用集成計(jì)數(shù)器74160和與非門組成的計(jì)數(shù)器。QDQ1∧074160Q32Q3DETQ10Q211CPLDD31QEPQ計(jì)數(shù)脈沖C20DRD∴組成的電路為六進(jìn)制計(jì)數(shù)器置數(shù)法適用于具有預(yù)置端的集成計(jì)數(shù)器。例：用集成計(jì)數(shù)器74161和與非門組成的余3碼十進(jìn)制計(jì)數(shù)器。1100計(jì)數(shù)脈沖1QQQQ1LD3Q2QEPCP0D1D2D3D