西安郵電大學(xué)集成電路版圖設(shè)計chapter1 緒論課件

CMOS集成電路版圖鄧軍勇djy@.c-概念、方法與工具2023/2/31內(nèi)容版圖工程師的職責(zé)課程安排授課安排實驗安排上課2023/2/32版圖工程師的職責(zé)通過EDA設(shè)計工具，進行集成電路后端的版圖設(shè)計和驗證，最終產(chǎn)生送交供集成電路制造用的GDSII數(shù)據(jù)。

反向分析版圖設(shè)計foundry的版圖單元庫根據(jù)實際項目要求設(shè)計電路版圖{設(shè)計高層次版圖設(shè)計版圖單元庫2023/2/33反向分析實例2023/2/34反向分析實例2023/2/35正向版圖設(shè)計top2023/2/36正向版圖設(shè)計2023/2/37數(shù)字IC設(shè)計的簡單流程側(cè)重版圖LogicDesignLogicSynthesisFloorplanPlace&RouteGDSIIDRC+LVSFINALGDSIIDigitalCellLibrariesTimingCheckTimingCheckNetlist2023/2/38邏輯綜合使用的單元庫library(smic18_tt){delay_model:table_lookup;in_place_swap_mode:match_footprint;time_unit:"1ns";voltage_unit:"1V";current_unit:"1uA";pulling_resistance_unit:"1kohm";leakage_power_unit:"1nW";capacitive_load_unit(1,pf);nom_process:1;nom_voltage:1.8;nom_temperature:25;……cell(AND2HD1X){area:13.306;cell_leakage_power:0.0512749;cell_footprint:and2;pin(A){direction:input;capacitance:0.00304538;rise_capacitance:0.00294971;fall_capacitance:0.00304538;}pin(B){direction:input;capacitance:0.00325375;rise_capacitance:0.00320935;fall_capacitance:0.00325375;}pin(Z){direction:output;capacitance:0;rise_capacitance:0;fall_capacitance:0;max_capacitance:0.339106;function:"A&B";timing(){related_pin:"A";timing_sense:positive_unate;cell_rise(delay_template_6x6){Index_1("0.001,0.02,0.14,0.3,0.4,0.6");index_2("0.035081,0.070236,0.5616,1.20947,1.61987,2.44");values(\"0.076805,0.081402,0.106231,0.0976,0.090606,0.059221",\"0.143982,0.146638,0.175056,0.174726,0.16746,0.143956",\}詳細內(nèi)容2023/2/39邏輯設(shè)計moduletop_v3(rst_n,cs_n,clk,cpu_wr,cpu_rd,cpu_addr,datain,dataout); inputrst_n,clk,cpu_wr,cpu_rd,cs_n; input[2:0]cpu_addr; input[31:0]datain; output[31:0]dataout;//-------------------------------存儲器接口

wiresel_x,sel_y,sel_m,sel_c,sel_s,sel_clr; reg[31:0]dataout; regclr_oe; assignsel_x=(cpu_addr==3'b000)&!cs_n; //x always@(posedgecpu_wrornegedgerst_start) begin if(!rst_start) start<=1'h0; elseif(sel_c) start<=datain[7];//start end s_register_news(.datain(mm_out),.dataout(s_out),.rst_n(rst_n), .en_wr(ctro1),.cpu_rd(cpu_rd),.clk(clk),.out_enb(out_enb), //delclr_n .syn_start(syn_start),.sel_s(sel_s),.clr_oe(clr_oe));//star endmodule2023/2/310網(wǎng)表片段modulebody(ai,bi,ci,si,ctri,ao,bo,co,so,ctro,rst_n,clk,mi,ssi,mo,sso);inputai,bi,ci,si,ctri,rst_n,clk,mi,ssi;outputao,bo,co,so,ctro,mo,sso;MX2X1U14(.S0(ctro),.B(n34),.A(n23),.Y(n30));OAI21X1U15(.A0(ssi),.A1(n19),.B0(n32),.Y(n31));OAI21X1U16(.A0(n20),.A1(n22),.B0(n24),.Y(n27));……AOI21X1U21(.A0(n30),.A1(n31),.B0(n21),.Y(fas));NAND2X1U23(.A(n20),.B(n22),.Y(n24));……AOI21X1U26(.A0(n27),.A1(n28),.B0(n35),.Y(fas1));CLKINVX4U27(.A(ci),.Y(n28));……DFFRX1multi_body1_ao_reg(.D(multi_body1_ao1),.CK(clk),.RN(rst_n),.Q(ao));……AND2X2U28(.A(sub_body1_mux1),.B(mi),.Y(n19)););endmodule詳細內(nèi)容2023/2/311驅(qū)動強度和緩沖單元1X22X44X82023/2/312時鐘樹的綜合2023/2/313版圖設(shè)計過程平面布局Floorplanning

功能塊布局門的分組模塊級的連接關(guān)系使用飛線時序檢查2023/2/314功能塊布局FPUMPURAMROM2023/2/315使用飛線（鼠窩）341234122023/2/316模塊級的連接關(guān)系FPUMPURAMROM2023/2/317時序檢查LogicDesignLogicSynthesisFloorplanTimingCheck2023/2/318布局布線布局時序驅(qū)動版圖設(shè)計I/O驅(qū)動器布線供電網(wǎng)絡(luò)時鐘網(wǎng)絡(luò)其他的關(guān)鍵網(wǎng)絡(luò)手工參與2023/2/319驗證設(shè)計驗證——完成高層次版圖物理驗證DRC和LVS2023/2/320版圖工程師應(yīng)掌握的知識電路設(shè)計的基礎(chǔ)知識集成電路制造工藝對空間和版圖規(guī)劃擁有直覺和想象能力熟練使用EDA工具仿真工具SPICETanner系列或VirtuosoFamily或SpringSoftLakerRETURN1.HSpiceAvanti/MetasoftMainframe&workstation2.PSpiceMicrosimPC3.Is-SpiceIntusoftPC4.SBT-SpiceSiliconworkstation5.IG-SpiceABPC6.I-SpiceNCSSPC7.HsimNassdaPC&Workstation8LexsimNassdaPC&Workstation9.Star-HspiceAvant!PC&Workstation10.Star-SimAvant!PC&Workstation11.SpectreCadenceWorkstation12.SmartSpice、支持混合仿真的Smash13.Nanospice14.T-spiceofTanner15.superspiceofansoft2023/2/321課程安排RETURN教材CMOS集成電路版圖——概念、方法與工具

【加】DanClein著鄧紅輝王曉蕾耿羅峰等譯參考教材集成電路掩膜設(shè)計

ChristopherSaint/JudySaint著集成電路版圖基礎(chǔ)

ChristopherSaint/JudySaint著2023/2/322第一章緒論1.1專業(yè)歷史1.2什么是版圖設(shè)計1.3IC設(shè)計流程2023/2/3231.1專業(yè)歷史最初，IC版圖設(shè)計是在一種稱為Malyer的特殊紙張上繪制的，耗時費力，同時掩膜對精確性要求很高。第一個平臺是CALMA公司定制的，大型計算機，針對PCB和IC的專用軟件。硬件上的最大變革是運行UNIX系統(tǒng)的工作站的出現(xiàn)，以及運行Linux的PC。軟件的突飛猛進。Cadence、Synopsys、Mentor等國際著名的EDA供應(yīng)商。2023/2/3241.1專業(yè)歷史（續(xù)）版圖綜合：版圖通過“代碼”生成，替代了手工繪制多邊形的傳統(tǒng)方法。版圖移植：通過映射和尖端壓縮技術(shù)，實現(xiàn)版圖從一種設(shè)計規(guī)則到另一種設(shè)計規(guī)則。版圖驗證：Tape-out之前的各種檢查逐漸自動化電路綜合：Synthesis布局布線：完成對上百萬個單元的實例布局，并實現(xiàn)連接最小化和電路性能最優(yōu)化。2023/2/3251.2什么是版圖設(shè)計定義：版圖設(shè)計是創(chuàng)建工程制圖（網(wǎng)表）的精確的物理描述的過程，而這一物理描述遵守由制造工藝、設(shè)計流程以及通過仿真顯示為可行的性能要求所帶來的一系列約束。2023/2/3261.2什么是版圖設(shè)計（續(xù)）定義：版圖設(shè)計是創(chuàng)建工程制圖（網(wǎng)表）的精確的物理描述的過程，而這一物理描述遵守由制造工藝、設(shè)計流程以及通過仿真顯示為可行的性能要求所帶來的一系列約束。2023/2/3271.2什么是版圖設(shè)計（續(xù)）2023/2/3281.3IC設(shè)計流程市場IDEA結(jié)構(gòu)定義系統(tǒng)仿真/設(shè)計電路仿真/設(shè)計版圖設(shè)計原型&測試量產(chǎn)2023/2/329定制設(shè)計與基于標準單元設(shè)計的對比2023/2/330設(shè)計流程舉例Register_X←A+B五位的可逆計數(shù)器2023/2/331設(shè)計流程舉例初始概念在電路設(shè)計中，許多場合都需要可逆計數(shù)器?？赡嬗嫈?shù)器是數(shù)字鎖相環(huán)中數(shù)字濾波器的關(guān)鍵部分計數(shù)速度1.25GHz0.18umCMOS2023/2/332設(shè)計流程舉例CBIC的方法：按照可綜合規(guī)則編寫標準的Verilog代碼進行仿真和邏輯綜合2023/2/333設(shè)計流程舉例設(shè)定可綜合Verilog代碼的時序約束為：create_clock-period0.8-waveform[list00.4]nameclk[get_portsclk]set_clock_latency0.05[get_clocksclk]set_clock_transition0.02[get_clocksclk]即時鐘周期為800ps，工作頻率為1.25GHz，時鐘上升、下降時間為20ps，時鐘端口相對于時鐘源的延時為50ps。綜合結(jié)果

max_delay/setup('clk'group)

EndpointRequiredPathDelayActualPathDelaySlack-------------------------------------------------------------------------------------------count_reg[18]/TI0.751.02r-0.26(VIOLATED)

2023/2/334設(shè)計流程舉例邏輯綜合結(jié)果設(shè)定可綜合Verilog代碼的時序約束為：create_clock-period1.25-waveform[list00.4]nameclk[get_portsclk]set_clock_latency0.05[get_clocksclk]set_clock_transition0.02[get_clocksclk]即時鐘周期為