實(shí)驗(yàn)verilogHDL設(shè)計(jì)編碼器譯碼器

實(shí)驗(yàn)六Verilog設(shè)計(jì)編碼器/譯碼器一、 實(shí)驗(yàn)?zāi)康?、 進(jìn)一步掌握基本組合邏輯電路的實(shí)現(xiàn)方法；2、 進(jìn)一步了解always語句的設(shè)計(jì)方法；3、 學(xué)習(xí)用case語句設(shè)計(jì)數(shù)據(jù)優(yōu)先編碼器/譯碼器的實(shí)現(xiàn)方法；4、 學(xué)習(xí)用case語句設(shè)計(jì)設(shè)計(jì)總線/緩沖器的實(shí)現(xiàn)方法。二、 實(shí)驗(yàn)內(nèi)容（選擇其中2個(gè)以上完成）1、用always語句設(shè)計(jì)并仿真2-4譯碼器d24_seq.v，其真值表如下表所示。輸入信號(hào)輸出信號(hào)件100111001】1101J10】1011J11，0111，2、用VerilogHDL設(shè)計(jì)法設(shè)計(jì)并仿真8-3線優(yōu)先編碼器encode.v，其真值表如下表所示。輸入輸出a0ala2a3a4a5a6a7yoyiy2XXXXXXX011iXXXXXX0101iXXXXX01110iXXXX011100iXXX01111110XX011111010X0111111100011111110003、用Verilog設(shè)計(jì)雙向總線緩沖器電路，當(dāng)EN=1且DIR=0時(shí)輸出A=B，EN=1且DIR=1時(shí)輸出B=A，否則輸出高阻‘Z，文件命名為bibus.vo日工BUSen -0]din b[7--0]4、用Verilog語言編寫3-8譯碼器的程序，符號(hào)如圖所示，其中g(shù)1,g2a,g2b是使能控制輸入端，當(dāng)g1為高電平，g2a,g2b為低電平時(shí)，譯碼器工作，其他狀態(tài)時(shí)，譯碼器被禁止工作，全部輸出均為無效電平（高電平‘況當(dāng)CBA=000時(shí)，Y0N=0，其余為1；當(dāng)CBA=001時(shí)，Y1N=0，其余為1；依此類推，文件命名為decoder3_8.v°（選做）74138YON0-——AY1N0-——BY2NA——CY3No-——G1Y4NAG2ANY5N0-G2BNY6NAY7NA3:8DECODER5、8段譯碼器真值表如下所示，其中輸入顯示字符data為4位二進(jìn)制，輸出seg為8位共陰極碼，文件命名為dec7s.v。（選做）顯示字符共陰極碼顯示字符共陰極碼顯示字符共陰極碼03FH67DHC39H106H707HD5EH25BH87FHE79H34FH96FHF71H466HA77H“滅"00H56DHB7CH6、3線-8線譯碼器的元件符號(hào)如圖所示，ENA是譯碼器的使能控制輸入端，當(dāng)ENA=1時(shí)，譯碼器不能工作，7線輸出Y[7..0]=11111111（譯碼器的輸出有效電平為低電平）；當(dāng)ENA=0時(shí)，譯碼器工作。C、B、A是3線數(shù)據(jù)輸入端，譯碼器處于工作狀態(tài)時(shí)，當(dāng)CBA=000時(shí)，Y[7..0]=11111110（即Y[0]=0）；當(dāng)CBA=001時(shí)，Y[7..0]=11111101（即Y[1]=0）；依此類推，文件命名為decoder.v°（選做）,DECODER: HLO TTE.-9]三、 實(shí)驗(yàn)步驟1、 建立電路的Verilog日。1文件，進(jìn)行編譯，直到編譯無誤。2、 建立電路